CN1369138A - 时钟同步装置 - Google Patents

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Abstract

基于本发明的时钟同步装置所含的充电泵电路(2、7、8),即使当环路滤波器(9)的输出电位(VC)变动时也能够防止偏置的发生,其包含用于控制晶体管(3、6)的栅极电位(VCP、VCN)的控制电路(7、8),以使预定恒定电流基于环路滤波器(9)的输出电位(VC),通过转换电路(4、5)流向连接于电源电位(VCC、GND)的线路与环路滤波器(9)的输出节点之间的晶体管(3、6)。

Description

时钟同步装置
技术领域
本发明涉及时钟同步装置，特别是涉及生成与第1时钟信号同步的第2时钟信号的时钟同步装置。
现有技术
目前，为了取得芯片外部与芯片内部的同步，半导体集成电路装置中，设有与外部时钟信号同步，生成内部时钟信号的PLL(PhaseLocked Loop)电路。
图23所示为这种PLL电路构成的电路框图。图23中，该PLL电路具有相位比较仪121、充电泵电路122、环路滤波器127、电压控制振荡器(以下称VCO)130及分频器131。
外部时钟信号作为参考时钟信号RCLK输入相位比较仪121。相位比较仪121比较参考时钟信号RCLK与反馈时钟信号FCLK的相位，根据比较结果，输出信号UP、DOWN。时钟信号FCLK的相位比参考时钟信号RCLK的相位超前时，只在相位差相应的时间，使信号DOWN变为激活电平的“H”电平；时钟信号FCLK的相位比参考时钟信号RCLK的相位迟后时，只在相位差相应的时间，使信号UP变为激活电平的“L”电平。时钟信号FCLK与RCLK无相位差时，信号DOWN、UP分别脉冲性变为“H”电平及“L”电平。
充电泵电路122包含串联连接于电源电位VCC线路与节点N122间的P通道MOS晶体管123及开关元件124、串联连接于节点N122与接地电位GND线路间的开关元件125及N通道MOS晶体管126。对P通道MOS晶体管123栅极供给恒定偏置电位VBP，对N通道MOS晶体管126栅极供给恒定偏置电位VBN。MOS晶体管123、126分别构成恒定电流源。开关元件124只在信号UP变为激活电平的“L”电平期间导通。开关元件125只在信号DOWN变为激活电平的“H”电平期间导通。
环路滤波器127包含串联连接于节点N122与接地电位GND线路间的电阻元件128及电容器129。电容器119通过充电泵电路122充电及放电。节点N122电压作为控制电压VC供给VCO130。
VCO130输出依据控制电压VC的频率内部时钟信号CLK。内部时钟信号CLK供给半导体集成电路装置的内电路，同时供给分频器131。分频器131对时钟信号CLK进行N(其中N为正整数)分频，生成时钟信号FCLK。时钟信号FCLK反馈给相位比较仪121。
调整控制电压VC，使时钟信号RCLK与FCLK的频率及相位一致，时钟信号RCLK与FCLK的频率及相位一致，达到锁定状态。在锁定状态下，内部时钟信号CLK有外部时钟信号RCLK的N倍的频率，成为外部时钟信号RCLK的同步信号。半导体集成电路装置的内电路与内部时钟信号CLK同步工作。从而芯片外部与芯片内部能够取得同步。
但是，现有的PLL电路有如下问题。
现在考虑一下参考时钟信号RCLK与反馈时钟信号FCLK相位一致的场合。这时，信号UP只在与时钟信号RCLK、FCLK相同周期、恒定时间脉冲性变为“L”电平。另外，信号DOWN只在与信号UP相同周期相同时间脉冲性变为“H”电平。时钟信号RCLK与FCLK的相位尽管一致，可是还要把信号UP、DOWN脉冲性变为“L”电平、“H”电平，其原因是没有形成静区(死区)。
这时，通过P通道MOS晶体管123的电流Ic与通过N通道MOS晶体管126的电流Id如果相同，则信号UP与DOWN的脉冲宽度相等，因此，电荷充电及放电量完全相同，环路滤波器127的电容器129电荷量无变化。从而，控制电压VC不变化，VCO130连续输出相同频率X(Hz)的时钟信号CLK。其结果，PLL电路在时钟信号RCLK与FCLK无相位差的状态下变为锁定状态。
但是，充电电流Ic与放电电流Id不一致时，在时钟信号RCLK与FCLK无相位差的状态下，不会变为锁定状态。比如考虑充电电流Ic比放电电流Id大的场合，如果信号UP与DOWN的脉冲宽度相同，充电电流Ic充电的电荷量与放电电流Id放电的电荷量会不相等。为了使这些电荷量相等，需要使信号DOWN的脉冲宽度大于信号UP的脉冲宽度。
而且，所谓信号DOWN的脉冲宽度大于信号UP的脉冲宽度的状态是反馈时钟信号FCLK相位迟于参考时钟信号RCLK相位的状态，PLL电路在该状态下同步。为此，在时钟信号RCLK与FCLK之间产生恒定相位差即偏置。放电电流Id大于充电电流Ic时也同样。即，在PLL电路、充电电流Ic与放电电流Id的大小不一致时，会产生偏置。
下面，考虑充电电流Ic与放电电流Id的大小不一致的场合。设计PLL电路时，设PLL电路的工作频率为X(Hz)，求VCO130以X(Hz)振荡的控制电压Y(V)，控制电压VC为Y(V)时，使充电电流Ic与放电电流Id相等来决定MOS晶体管123、126的大小及偏置电位VBP、VBN的电平。因此，PLL电路按设计工作时，充电电流Ic与放电电流Id相等，在时钟信号RCLK和FCLK完全无相位差的状态下，变为锁定状态。
但是，由于制造工艺、环境温度、电源电压VCC等的变动，VCO130输出时钟信号CLK变为X(Hz)时的控制电压VC容易在Y(V)上变动。另外，使PLL电路按X(Hz)以外的频率工作时，锁定状态下的控制电压VC也变为与Y(V)不同的值。因此，这时，充电电流Ic与放电电流Id不相等，会产生偏置。
发明内容
因此，本发明的主要目的是提供可抑制偏置产生的时钟同步装置。
本发明的目的是通过提供下述时钟同步装置来达到的，该时钟同步装置，生成与第1时钟信号同步的第2同步信号，包括：相位差检测电路，检测第1及第2时钟信号的相位差，只在该相位差的相应时间使第1控制信号变为激活电平；环路滤波器，连接于规定的节点；电流供给电路，响应来自相位差检测电路的第1控制信号向环路滤波器供给电流；时钟发生电路，基于规定节点电位生成第2时钟信号，电流供给电路包含可控制其输出电流的可变电流源；依据使第1信号变为激活电平的情况，使可变电流源的输出电流流向环路滤波器用的第1转换电路；基于规定节点的电位，控制可变电流源以使预定的恒定电流从可变电流源流向环路滤波器的第1控制电路。
另外，本发明的主要优点是，由于基于规定节点的电位，控制可变电流源以使恒定电流从可变电流源向环路滤波器流动，所以规定节点电位即使变动了，也可以使恒定电流从可变电流源流向环路滤波器，从而抑制偏置的发生。
理想的是，可变电流源，含有其输入电极接受第1控制电位的第1导电形式的第1晶体管；第1转换电路，依据使第1控制信号变为激活电平的情况，第1电源电位线路与环路滤波器之间连接有第1晶体管；第1控制电路，控制第1控制电位以使预定恒定电流基于规定节点电位流向连接于第1电源电位线路与环路滤波器间的第1晶体管。这时，因为控制第1晶体管的输入电极电位以使恒定电流基于规定节点电位流向第1晶体管，所以规定节点电位即使变动，也能使恒定电流向第1晶体管流动，从而抑制偏置的发生。
另一理想的是，第1控制电路，包括第1导电形式的第2晶体管，其第1电极连接于第1电源电位线路，其输入电极连接于其第2电极，从其第2电极输出第1控制电位；第2导电形式的第3晶体管，其第1电极连接于第2晶体管的第2电极，其输入电极接受规定节点电位；第1电阻元件，连接于第3晶体管的输入电极与第2电源电位的线路之间。这种场合，可容易地构成第1控制电路。
再一理想的是，第1控制电路，还包括连接于第2晶体管的第2电极与第2电源电位的线路之间的第2电阻元件。这时，即使规定节点电位变为第2电源电位且第3晶体管变为非导通，也能使电流流向第1及第2晶体管，因此，可以防止电流供给电路不工作。
再一理想的是，可变电流源，还包括并联连接于第1晶体管，其输入电极接受恒定偏置电位的第1导电形式的第4晶体管。这时，即使规定节点电位变为第2电源电位且第3晶体管变为非导通时，也能使电流流向第4晶体管，因此，可以防止电流供给电路不工作。
再一理想的是，时钟同步装置，还包括锁定检测电路，检测第1及第2时钟信号的相位差是否比预定的电平小，如果小则使锁定检测信号变为激活电平，如果大则使锁定检测信号变为非激活电平；可变电流源，还包含其输入电极接受恒定偏置电位的第1导电形式的第2晶体管；第1转换电路，依据第1控制信号变为激活电平的情况，锁定检测信号为激活电平时将第1晶体管连接于第1电源电位的线路与环路滤波器之间，锁定检测信号为非激活电平时将第2晶体管连接于第1电源电位的线路与环路滤波器之间。这种场合，在非锁定状态时，使用使规定节点电位相应的电流流动的第2晶体管，在锁定状态时，使用与规定节点电位无关且流动恒定电流的第1晶体管，因此，与只使用第1晶体管的场合相比，锁定时间缩短。
再一理想的是，时钟同步装置，还包括锁定检测电路，检测第1及第2时钟信号的相位差是否比预定的电平小，如果小则使锁定检测信号变为激活电平，如果大则使锁定检测信号变为非激活电平；可变电流源，还包含其输入电极接受第2控制电位的第1导电形式的第2晶体管；第1转换电路，依据第1控制信号变为激活电平的情况，锁定检测信号为激活电平时将第1晶体管连接于第1电源电位的线路与环路滤波器之间，锁定检测信号为非激活电平时将第2晶体管连接于第1电源电位的线路与环路滤波器之间；电流供给电路还包含控制第2控制电位的第2控制电路，以使基于规定节点电位流向连接于第1电源电位线路与环路滤波器间的第2晶体管的电流，根据第1电源电位与规定节点电位的电位差所增大。这种场合，在非锁定状态时，使用使第1电源电位与规定节点电位的电位差相应的电流流动的第2晶体管，在锁定状态时，使用与规定节点电位无关且流动恒定电流的第1晶体管，因此，比只使用第1晶体管的场合，锁定时间缩短。
再一理想的是，第1控制信号，是使第2时钟信号相位超前用的信号，相位差检测电路，当第2时钟信号的相位比第1时钟信号迟后时，只在依据第1及第2时钟信号的相位差的时间使第1控制信号变为激活电平，当第2时钟信号的相位比第1时钟信号超前时，只在依据第1及第2时钟信号的相位差的时间，使第2时钟信号相位延迟用的第2控制信号变为激活电平，当第1及第2时钟信号的相位一致时，只在预定时间使第1及第2控制信号变为激活电平；电流供给电路，依据第1控制信号变为激活电平的情况，将第1极性电流供给环路滤波器，同时依据第2控制信号变为激活电平的情况，将第2极性电流供给环路滤波器。这时，能够通过第1控制信号使第2时钟信号相位超前，通过第2控制信号使第2时钟信号相位延迟。
再一理想的是，可变电流源，还包含其输入电极接受第2控制电位的第2导电形式的第2晶体管，电流供给电路，包含第2转换电路，依据使第2控制信号变为激活电平的情况，在环路滤波器与第2电源电位的线路之间连接第2晶体管；第2控制电路，控制第2控制电位，以使根据规定节点的电位，使预定恒定电流流向连接于环路滤波器与第2电源电位线路之间的第2晶体管。这时，规定节点电位即使变动，也能使从电流供给电路向环路滤波器供给的第1极性电流与第2极性电流相等，从而可以防止偏置的发生。
理想的是，时钟同步装置，还包括依据第1及第2电源电位的供给情况，使规定节点预充电到预定电位的预充电电路。这时，可以缩短电源投入后到锁定为止的时间。
再一理想的是，电流供给电路，还包含其输入电极接受恒定偏置电位的第2导电形式的第2晶体管和依据使第2控制信号变为激活电平的情况，在环式滤波器与第2电源电位线路之间连接有第2晶体管的第2转换电路。这时，流向第2晶体管的电流依据规定节点的电位而变动，但是由于流向第1晶体管的电流不依赖规定节点的电位而保持恒定，因此，可以抑制偏置的发生。
再一理想的是，时钟同步装置，还包括依据第1及第2电源电位的供给情况，使规定节点预充电到第1电源电位的预充电电路。这时，可以缩短电源投入后到锁定为止的时间。
再一理想的是，第1控制信号是使第2时钟信号相位延迟用的信号，相位差检测电路，在第2时钟信号的相位比第1时钟信号超前时，只在依据第1及第2时钟信号的相位差的时间，使第1控制信号变为激活电平，在第2时钟信号的相位比第1时钟信号迟后时，只在依据第1及第2时钟信号的相位差的时间，使第2时钟信号的相位超前用的第2控制信号变为激活电平，在第1及第2时钟信号的相位一致时，只在预定时间，使第1及第2控制信号变为激活电平；电流供给电路，依据第1控制信号变为激活电平的情况，将第1极性电流供给环路滤波器，同时依据第2控制信号变为激活电平的情况，将第2极性电流供给环路滤波器。这时，能够通过第1控制信号使第2时钟信号的相位延迟，通过第2控制信号使第2时钟信号的相位超前。
再一理想的是，电流供给电路还包含其输入电极接受恒定偏置电位的第2导电形式的第2晶体管和依据使第2控制信号变为激活电平的情况，在环路滤波器与第2电源电位的线路之间连接有第2晶体管的第2转换电路。这时，流向第2晶体管的电流基于规定节点电位而变动，但流向第1晶体管的电流不依靠规定节点的电位而保持恒定，因此可以抑制偏置的发生。
再一理想的是，时钟同步装置还包括依据第1及第2电源电位的供给情况，使规定节点预充电到第1电源电位的预充电电路。这时，可以缩短电源投入后到锁定为止的时间。
再一理想的是，可变电流源包含可控制其输出电位的可变电位源和其输入电极接受恒定偏置电位的晶体管，第1转换电路依据使第1控制信号变为激活电平的情况，将晶体管连接于可变电位源的输出节点与环路滤波器之间，第1控制电路控制可变电位源，以使预定恒定电流基于规定节点电位，流向连接于可变电位源输出节点与环路滤波器之间的晶体管。这时，因为控制可变电位源，使得恒定电流基于规定节点电位流向晶体管，因此规定节点的电位即使变动，也可以使恒定电流流向晶体管，能够抑制偏置的发生。
再一理想的是，可变电流源包含可控制其输出电位的可变电位源和其输入电极接受控制电位的晶体管，第1转换电路依据使第1控制信号变为激活电平的情况，将晶体管连接于可变电位源输出节点与环路滤波器之间，第1控制电路控制控制电位及可变电位源，以使预定恒定电流基于规定节点电位，流向连接于可变电位源输出节点与环路滤波器之间的晶体管。这时，因为控制控制电位及可变电位源，使得恒定电流基于规定节点电位流向晶体管，因此规定节点的电位即使变动，也可以使恒定电流流向晶体管，能够抑制偏置的发生。
再一理想的是，环路滤波器包含串联连接于规定节点与基准电位线路之间的电阻元件及电容器。这时，从电流供给电路供给环路滤波器的电荷被充电到电容器。
另外，本发明的目的是通过提供下述时钟同步装置来达到的，该时钟同步装置，生成与第1时钟信号同步的第2同步信号，包括：相位差检测电路，检测第1及第2时钟信号的相位差，只在该相位差的相应时间使控制信号变为激活电平；环路滤波器，连接于规定的节点；电流供给电路，响应来自相位差检测电路的控制信号向环路滤波器供给电流；时钟发生电路，基于控制电位生成第2时钟信号，电流供给电路包含其输入电极接受控制电位的晶体管；依据控制信号变为激活电平的情况，在电源电位的线路与环路滤波器之间连接有晶体管的转换电路；控制控制电位，以使预定恒定电流依据规定节点的电位流向连接于电源电位的线路与环路滤波器之间的晶体管的控制电路。
这时，因为控制控制电位，使得恒定电流基于规定节点电位流向晶体管，因此规定节点的输出电位即使变动，也能使恒定电流流向晶体管，从而可以抑制偏置的发生。另外，也可以将控制电位用于第2时钟信号的生成，因此可以期待电路构成的简化。
另外，本发明的目的是通过提供下述时钟同步装置来达到的，该时钟同步装置，生成与第1时钟信号同步的第2同步信号，包括：相位差检测电路，检测第1及第2时钟信号的相位差，只在该相位差的相应时间使控制信号变为激活电平；环路滤波器，含有串联连接于规定节点与基准电位线路之间的电阻元件及电容器；充电泵电路，响应来自相位差检测电路的控制信号，将电流供给环路滤波器；时钟发生电路，依据规定节点的电位，生成第2时钟信号，电流供给电路包含其输入电极接受控制电位的晶体管；依据控制信号变为激活电平的情况，在电源电位的线路与环路滤波器之间连接有晶体管的转换电路；控制控制电位，以使预定恒定电流依据电阻元件及电容器间的节点电位流向连接于电源电位的线路与环路滤波器之间的晶体管的控制电路。
这时，因为控制控制电位，使得恒定电流依据环路滤波器的电阻元件及电容器间的节点电位流向晶体管，因此规定节点电位即使变动，也能使恒定电流流向晶体管，从而可以抑制偏置的发生。
附图说明
图1所示为本发明实施方式1的PLL电路构成的电路框图，
图2所示为图1示出的相位比较仪工作的时间图表，
图3所示为图1示出的相位比较仪工作的其它时间图表，
图4所示为图1示出的相位比较仪工作的另外其它时间图表，
图5所示为图1示出的控制电路构成的详细电路框图，
图6所示为图1示出的VCO构成的电路图，
图7所示为实施方式1变更例的电路框图，
图8所示为实施方式1其它变更例的电路框图，
图9所示为实施方式1另外其它变更例的电路框图，
图10所示为实施方式1另外其它变更例的电路框图，
图11所示为本发明实施方式2的PLL电路所含充电泵电路构成的电路图，
图12所示为图11示出的偏置电位生成用偏置发生电路构成的电路图，
图13所示为本发明实施方式3的PLL电路所含控制电路构成的电路图，
图14所示为本发明实施方式4的PLL电路所含预充电电路构成的电路图，
图15所示为本发明实施方式5的PLL电路构成的电路框图，
图16所示为本发明实施方式6的PLL电路构成的电路框图，
图17所示为本发明实施方式7的PLL电路构成的电路框图，
图18所示为本发明实施方式8的PLL电路构成的电路框图，
图19所示为图18示出的控制电路86的构成电路图，
图20所示为图18示出的控制电路87的构成电路图，
图21所示为本发明实施方式9的PLL电路构成的电路框图，
图22所示为本发明实施方式10的PLL电路构成的电路框图，
图23所示为现有PLL电路构成的电路框图。
实施方式
以下，参照附图，详述本发明相关的时钟同步装置。
[实施方式1]
图1所示为本发明实施方式1的PLL电路构成的电路框图。图1中，该PLL电路具有相位比较仪1、充电泵电路2、控制电路7、8、环路滤波器9、VCO12及分频器13。
相位比较仪1比较外部时钟信号即参考时钟信号RCLK和反馈时钟信号FCLK的相位，根据比较结果，输出信号UP、DOWN。反馈时钟信号FCLK的相位比参考时钟信号RCLK的相位超前时，如图2所示，信号UP响应参考时钟信号RCLK的上升边，只在一定时间脉冲性变为“L”电平，信号DOWN响应反馈时钟信号FCLK的上升边，上升为“H”电平，响应信号UP的上升边，下降为“L”电平。从而，这时，信号DOWN的脉冲宽度大于信号UP的脉冲宽度。
反馈时钟信号FCLK的相位比参考时钟信号RCLK的相位迟后时，如图3所示，信号DOWN响应反馈时钟信号FCLK的上升边，只在一定时间脉冲性变为“H”电平，信号UP响应参考时钟信号RCLK的上升边，下降为“L”电平，响应信号DOWN的下降边，上升为“H”电平。从而，这时，信号UP的脉冲宽度大于信号DOWN的脉冲宽度。
反馈时钟信号FCLK与参考时钟信号RCLK的相位一致时，如图4所示，信号UP响应时钟信号RCLK、FCLK的上升边，只在一定时间脉冲性变为“L”电平，信号DOWN响应时钟信号FCLK、RCLK的上升边，只在一定时间脉冲性变为“H”电平。从而，这时，信号UP的脉冲宽度与信号DOWN的脉冲宽度相等。
回到图1，充电泵电路2包括串联连接于电源电位VCC线路与节点N2间的P通道MOS晶体管3及开关元件4和串联连接于节点N2与接地电位GND的线路间的开关元件5及N通道MOS晶体管6。P通道MOS晶体管3的栅极接受控制电路7生成的控制电位VCP。P通道MOS晶体管3构成可变电流源2a，流出控制电位VCP相应值的电流Ic。N通道MOS晶体管6的栅极，接受控制电路8生成的控制电位VCN。N通道MOS晶体管6构成可变电流源2b，流出控制电位VCN相应值的电流Id。
开关元件4只在信号UP变为激活电平的“L”电平期间导通。开关元件4由晶体管、例如连接于P通道MOS晶体管3的漏极与节点N2之间，其栅极接受信号UP的P通道MOS晶体管构成。
开关元件5只在信号DOWN变为激活电平的“H”电平期间导通。开关元件5由晶体管，例如连接于N通道MOS晶体管6的漏极与节点N2之间，其栅极接受信号DOWN的N通道MOS晶体管构成。
如图5所示，控制电路7包括串联连接于电源电位VCC的线路与接地电位GND的线路之间的P通道MOS晶体管21、N通道MOS晶体管22及电阻元件23。P通道MOS晶体管21的栅极连接于其漏极同时与充电泵电路2的P通道MOS晶体管3的栅极连接。P通道MOS晶体管21的栅极电位变为控制电位VCP。N通道MOS晶体管22的栅极连接于节点N2。
该PLL电路的设计，是使节点N2的电位即控制电位VC在VCC/2时变为锁定状态。当控制电位VC高于VCC/2时，N通道MOS晶体管22的电阻值变小，控制电位VCP降低。因而，由于P通道MOS晶体管3漏极电位VC升高产生的电流Ic减少部分与由于P通道MOS晶体管3栅极电位VCP降低产生的电流Ic增加部分互相抵消，流经P通道MOS晶体管3的电流无变化。
反之，当控制电位VC低于VCC/2时，N通道MOS晶体管22的电阻值变大，控制电位VCP升高。因而，由于P通道MOS晶体管3漏极电位VC降低产生的电流Ic增加部分与由于P通道MOS晶体管3栅极电位VCP升高产生的电流Ic减少部分互相抵消，流经P通道MOS晶体管3的电流无变化。从而，不管控制电位VC高低，开关元件4导通时，流经P通道MOS晶体管3的电流Ic保持恒定。
如图5所示，控制电路8包括串联连接于电源电位VCC的线路与接地电位GND的线路之间的电阻元件24、P通道MOS晶体管25及N通道MOS晶体管26。N通道MOS晶体管26的栅极连接于其漏极，同时与充电泵电路2的N通道MOS晶体管6栅极连接。N通道MOS晶体管26的栅极电位变为控制电位VCN。P通道MOS晶体管25的栅极连接于节点N2。
当控制电位VC高于VCC/2时，P通道MOS晶体管25的电阻值变大，控制电位VCN降低。因而，由于N通道MOS晶体管6漏极电位VC升高产生的电流Id增加部分与由于N通道MOS晶体管6栅极电位VCP降低产生的电流Id减少部分互相抵消，流经N通道MOS晶体管6的电流Id无变化。
反之，当控制电位VC低于VCC/2时，P通道MOS晶体管25的电阻值变小，控制电位VCN升高。因而，由于N通道MOS晶体管6漏极电位VC降低产生的电流Id减少部分与由于N通道MOS晶体管6栅极电位VCP升高产生的电流Id增加部分互相抵消，流经N通道MOS晶体管6的电流Id无变化。从而，不管控制电位VC高低，开关元件5导通时，流经N通道MOS晶体管6的电流Id无变化。由此可见，充电电源Ic与放电电流Id通常保持同值，不会象以前那样产生偏置。
环路滤波器9包括串联连接于节点N2与接地电位GND线路之间的电阻元件10及电容器11。电容器11通过充电泵电路2进行充电及放电。
如图6所示，VCO12包括变换器31.1～31.n(其中n为3以上奇数)、32；P通道MOS晶体管33、34、35.1～35.n、N通道MOS晶体管36、37、38.1～38.n及电阻元件39。
P通道MOS晶体管33、N通道MOS晶体管36及电阻元件39串联连接于电源电位VCC的线路与接地电位GND的线路之间。P通道MOS晶体管34及N通道MOS晶体管37串联连接于电源电位VCC的线路与接地电位GND的线路之间。N通道MOS晶体管36的栅极接受控制电位VC。P通道MOS晶体管33、34的栅极都连接于P通道MOS晶体管33的漏极。P通道MOS晶体管33和34构成电流密勒电路。N通道MOS晶体管37的栅极连接于其漏极。
N通道MOS晶体管36中流动控制电位VC相应值的电流。MOS晶体管36与33串联连接，MOS晶体管33和34构成电流密勒电路，MOS晶体管34和37串联连接，因此，MOS晶体管34、37中流动控制电位VC相应值的电流。
变换器31.1～31.n连接成环状。N通道MOS晶体管35.1～35.n分别连接于电源电位VCC的线路与变换器31.1～31.n的电源节点之间，各栅极都连接于P通道MOS晶体管34的栅极。P通道MOS晶体管38.1～38.n分别连接于接地电位GND的线路与变换器31.1～31.n的接地节点之间，各栅极都连接于N通道MOS晶体管37的栅极。MOS晶体管35.1～35.n、38.1～38.n中流动控制电位VC相应值的电流。变换器31.n的输出信号在变换器32转换，变成内部时钟信号CLK。
当控制电位VC升高、N通道MOS晶体管36的电阻值变小，流向P通道MOS晶体管33、34、35.1～35.n及N通道MOS晶体管36、37、38.1～38.n的电流增大，变换器31.1～31.n的驱动能力加强，内部时钟信号CLK的频率提高。
当控制电位VC降低，N通道MOS晶体管36的电阻值变大，流向P通道MOS晶体管33、34、35.1～35.n及N通道MOS晶体管36、37、38.1～38.n的电流减小，变换器31.1～31.n的驱动能力减弱，内部时钟信号CLK的频率降低。
回到图1，在VCO12生成的内部时钟信号CLK供给半导体集成电路装置的内电路，同时供给分频器13。分频器13对内部时钟信号CLK进行N分频，生成时钟信号FCLK。时钟信号FCLK反馈给相位比较仪1。
下面，说明图1～图6所示PLL电路的工作。反馈时钟信号FCLK的相位比参考时钟信号RCLK的相位超前时，信号DOWN的脉冲宽度比信号UP的脉冲宽度大，流入节点N2的电荷量比节点N2流出的电荷量小，控制电位VC逐渐降低。由此，VCO12的输出时钟信号CLK的频率逐渐降低，直到反馈时钟信号FCLK的相位与参考时钟信号RCLK的相位一致。
反馈时钟信号FCLK的相位比参考时钟信号RCLK的相位迟后时，信号UP的脉冲宽度比信号DOWN的脉冲宽度大，流入节点N2的电荷量大于节点N2流出的电荷量，控制电位VC逐渐上升。由此，VCO12的输出时钟信号CLK的频率逐渐提高，直到反馈时钟信号FCLK的相位与参考时钟信号RCLK的相位一致。
反馈时钟信号FCLK的相位与参考时钟信号RCLK的相位一致，处于锁定状态时，信号UP与DOWN的脉冲宽度相等，流入节点N2的电荷量与节点N2流出的电荷量相等，控制电位VC无变化。从而，VCO12的输出时钟信号CLK的频率保持一定。
在该实施方式1中，控制电位VC比VCC/2高时，降低MOS晶体管3、6的栅极电位VCP、VCN，控制电位VC比VCC/2低时，提高MOS晶体管3、6的栅极电位VCP、VCN，因此，与控制电位VC的高低无关，开关元件4、6导通时，可以使流向MOS晶体管3、6的电流Ic、Id保持恒定。从而，在制造工艺、环境温度、电源电压VCC等发生变动或按设计值以外频率工作时，也不会产生偏置。
以下，说明该实施方式1的各种变更例。图7变更例与图1PLL电路的不同点是P通道MOS晶体管3与开关元件4交换了位置，同时N通道MOS晶体管6与开关元件5更换了位置。采用该变更例也能得到与图1PLL电路相同的效果。
在图8变更例中，控制电路7、8根据环路滤波器9电阻元件10与电容器11之间节点N11电位VC′，生成控制电位VCP、VCN。与节点N2的电位VC相比，节点N11的电位VC′稳定，因此，能够更稳定地控制MOS晶体管3、6。
图5所示控制电路7与图6所示VCO12中的P通道MOS晶体管33、N通道MOS晶体管36、电阻元件39构成的部分结构相同。因此，在图9变更例中，省略了VCO12的MOS晶体管33、36及电阻元件39，将控制电路7生成的控制电位VCP供给VCO12的P通道MOS晶体管34、35.1～35.n的栅极。在该变更例中，除能得到与图1的PLL电路相同效果外，MOS晶体管33、36及电阻元件39部分的配置面积可以小些。
另外，在图1～图9中，说明了本发明用于PLL电路时的情形，本发明也可用于DLL(Delay Locked Loop)电路等其它时钟同步装置。图10所示为应用本发明构成DLL电路的电路框图。在图10中，该DLL电路与图1的PLL电路的不同点是VCO12及分频器13可以用电压控制延迟电路40置换。电压控制延迟电路40只在控制电压VC相应时间，使参考时钟信号RCLK延迟，生成内部时钟信号CLK。内部时钟信号CLK反馈到相位比较仪1。该变更例也可以防止偏置的产生。[实施方式2]
在图5中，因某些原因，节点N2变为电源电位VCC的场合，开关元件4导通时，流向P通道MOS晶体管3的电流Ic变为最大值，另一方面，开关元件5即使导通，电流Id也不流向N通道MOS晶体管6。另外，因某些原因，节点2变为接地电位GND的场合，开关元件5导通时，流向N通道MOS晶体管6的电流Id变为最大值，另一方面，开关元件4即使导通，电流Ic也不流向P通道MOS晶体管3。从而，节点N2变为电源电位VCC或接地电位GND时，实施方式1的PLL的电路不工作。在该实施方式2中，可以解决这一问题。
图11所示为本发明实施方式2中PLL电路要部的电路图。在图11中，该PLL电路与图1的PLL电路的不同点是用充电泵电路41置换了充电泵电路2。
充电泵电路41是分别将MOS晶体管42、43并联连接于充电泵电路2的P通道MOS晶体管3、6而成的。P通道MOS晶体管42的栅极接受恒定的偏置电位VBP，N通道MOS晶体管43的栅极接受恒定的偏置电位VBN。P通道MOS晶体管3、42构成可变电流源41a，N通道MOS晶体管6、43构成可变电流源41b。
图12所示为生成偏置电位VBP、VBN的偏置电位发生电路44构成的电路图。在图12中，该偏置电位发生电路44包括P通道MOS晶体管45、46，N通道MOS晶体管47及电阻元件48。
MOS晶体管45、47与P通道MOS晶体管46及电阻元件48分别串联连接于电源电位VCC的线路与接地电位GND的线路之间。P通道MOS晶体管45、46的栅极都连接于P通道MOS晶体管46的漏极。P通道MOS晶体管45、46构成电流密勒电路。P通道MOS晶体管45、46的栅极电位变为偏置电位VBP。N通道MOS晶体管47的栅极连接于其漏极。N通道MOS晶体管47的栅极电位变为偏置电位VBN。
P通道MOS晶体管46及电阻元件48中流动电阻元件48的电阻值及电源电压VCC规定的恒定电流。P通道MOS晶体管45、46构成电流密勒电路，MOS晶体管45、47串联连接，因此，MOS晶体管45、47中，流动与流向P通道MOS晶体管46及电阻元件48的电流相应值的恒定电流。进一步，充电泵电路41的P通道MOS晶体管42的栅极与P通道MOS晶体管45、46的栅极相连，充电泵电路41的N通道MOS晶体管43的栅极与N通道MOS晶体管47的栅极相连，因此，MOS晶体管42、43中，流动与流向P通道MOS晶体管46及电阻元件48的电流相应值的恒定电流。
从而，在该实施方式2中，节点N2变为电源电位VCC，电流即使不流向N通道MOS晶体管6时，也会流向N通道MOS晶体管43，因此，PLL电路工作。另外，节点N2变为接地电位GND，电流即使不流向P通道MOS晶体管3时，也会流向P通道MOS晶体管42，因此，PLL电路工作。其它构成及工作同图1的PLL电路，其说明从略。[实施方式3]
图13所示为本发明实施方式3的PLL电路要部的电路图。在图13中，该PLL电路与图1的PLL电路不同点是分别用控制电路50、51置换了控制电路7、8。
控制电路50是将电阻元件52与图5所示控制电路7的N通道MOS晶体管22及电阻元件33并联连接而成的。控制电路51是将电阻元件53与图5所示控制电路8的电阻元件24及P通道MOS晶体管25并联连接而成的。
从而，在该实施方式3中，节点N2变为电源电位VCC，电流即使不流向P通道MOS晶体管25、也会流向电阻原件53及N通道MOS晶体管26，电流流向充电泵电路的N通道MOS晶体管6，因此，PLL电路工作。另外，节点N2变为电源电位VCC，电流即使不流向N通道MOS晶体管22，也会流向P通道MOS晶体管21及电阻元件52，电流流向充电泵电路2的P通道MOS晶体管3，因此，PLL电路工作。其它构成及工作同图1的PLL电路，因此，其说明从略。[实施方式4]
在图23所示现有的PLL电路中，电源投入前节点N102的电位VC为接地电位GND，锁定状态或节点N102的电位VC设为VCC/2，从电源投入时开始，至到达锁定状态为止，流经P通道MOS晶体管103的电流Ic则会把电荷供给节点N102。节点N102的电位VC越低，这时的电流Ic越大。为此，现有的PLL电路的缺点是电流Ic与Id不一致，产生偏置，优点是从电源投入到锁定状态的时间短。
对此，在图1的PLL电路中，与节点N2的电位VC无关，控制电流Ic、Id恒定。从而，图1的PLL电路的优点是节点N2的电位VC即使变化，也不发生偏置，缺点是从电源投入到锁定状态的时间比以前长。在该实施方式4中，这一问题得以解决。
图14所示为本发明实施方式4的PLL电路要部的电路图。在图14中，该PLL电路与图1的PLL电路的不同点是追加了预充电电路60。
预充电电路60包括串联连接于电源电位VCC的线路与接地电位GND的线路之间的P通道MOS晶体管63、电阻元件64、65及N通道MOS晶体管66和变换器67。电源接通复位信号/POR直接输入到P通道MOS晶体管63的栅极，同时通过变换器67，输入到N通道MOS晶体管66的栅极。信号/POR是只在电源投入后的规定时间变为激活电平“L”电平的信号。电阻元件64与65间的节点连接于节点N2。电阻元件64和65电阻值相同。
电源投入前，节点N2设为接地电位GND。当投入电源，信号/POR变为激活电平“L”电平，MOS晶体管63、66导通，节点N2的电位VC变为由电阻元件64和65将电源电压VCC分压后的电位VCC/2。
从而，在该实施方式4、电源投入时，能够迅速提高节点N2的电位VC，缩短电源投入后到锁定状态的时间。
另外，在该实施方式4中，电阻元件64与65电阻值相同，通过改变电阻元件64与65的电阻值之比，能够将节点N2的电位VC预充电到希望的电位。[实施方式5]
图15所示为本发明实施方式5的PLL电路构成的电路框图。参照图15，该PLL电路与图1的PLL电路的不同点有二，一是除去了控制电路8，将恒定的偏置电位VBN供给N通道MOS晶体管6的栅极，二是追加了预充电电路70。预充电电路70含有P通道MOS晶体管71。P通道MOS晶体管71连接于电源电位VCC的线路与节点N2之间，其栅极接受电源接通复位信号/POR。
电源投入前，节点N2设为接地电位GND。当投入电源，信号/POR只在一定时间变为激活电平的“L”电平时，P通道MOS晶体管71脉冲性导通，节点N2被预充电到电源电位VCC。节点N2的电位VC越高，充电泵电路2的N通道MOS晶体管6流动的电流越大。从而，同与节点N2电位VC的高低无关、流向N通道MOS晶体管6的电流Ic恒定的图1的PLL电路相比，可以缩短电源投入后，到节点N2的电位达到同步时电位的时间。
另外，由控制电路7使流向P通道MOS晶体管3的电流恒定，因此，与流向N通道MOS晶体管6的电流Id增加/减少时，流向P通道MOS晶体管3的电流Ic则减少/增加的现有方式相比。可以抑制偏置的发生。[实施方式6]
图16所示为本发明实施方式6的PLL电路构成的电路框图。参照图16，该PLL电路与图1的PLL的电路的不同点有二，一是除去了控制电路7，将恒定的偏置电位VBP供给了P通道MOS晶体管3的栅极，二是追加了预放电电路72。预放电电路72含有N通道MOS晶体管73。N通道MOS晶体管73连接于节点N2与接地电位GND的线路之间，其栅极接受电源接通复位信号的互补信号POR。
电源投入前，节点N2设为任意电位。当投入电源，信号POR只在一定时间变为激活电平的“H”电平时，N通道MOS晶体管73脉冲性导通，节点N2放电到接地电位GND。节点N2的电位VC越低，充电泵电路2的P通道MOS晶体管3流动的电流越大。从而，同与节点N2电位VC高低无关，流向P通道MOS晶体管3的电流Id恒定的图1的PLL电路相比，能够缩短电源投入后到节点N2电位达到同步时电位的时间。
另外，由控制电路8使流向N通道MOS晶体管6的电流恒定，因此，与流向P通道MOS晶体管3的电流Ic增加/减少时，流向N通道MOS晶体管6的电流Id则减少/增加的现有方式相比，能够抑制偏置的发生。[实施方式7]
图17所示为本发明实施方式7的PLL电路构成的电路框图。参照17，该PLL电路与图1的PLL电路的不同点有二，一是用充电泵电路80置换了充电泵电路2，二是追加了锁定检测器85。
在参考时钟信号RCLK与反馈时钟信号FCLK的相位差小于规定电平时，锁定检测器85使锁定检测信号φL变为激活电平的“H”电平；在参考时钟信号RCLK与反馈时钟信号FCLK的相位差大于规定电平时，锁定检测器85使锁定检测信号φL变为非激活电平的“L”电平。
充电泵电路80与充电泵电路2的不同点是追加了P通道MOS晶体管81、N通道MOS晶体管84及选择器82、83。
P通道MOS晶体管81的源极接受电源电位VCC，其栅极接受恒定的偏置电位VBP。P通道MOS晶体管3、81构成可变电流源80a。选择器82被插入P通道MOS晶体管3、81的漏极与开关元件4的单向电极之间，信号φL为非激活电平“L”电平时，连接P通道MOS晶体管81的漏极与开关元件4的单向电极，信号φL为激活电平“H”电平时，连接P通道MOS晶体管3的漏极与开关元件4的单向电极。
N通道MOS晶体管84的源极接受接地电位GND，其栅极接受恒定的偏置电位VBN。N通道MOS晶体管6、84构成可变电流源80b。选择器83被插入N通道MOS晶体管6、84的漏极与开关元件5的单向电极之间，信号φL为非激活电平“L”电平时，连接N通道MOS晶体管84的漏极和开关元件5的单向电极，信号φL为激活电平“H”电平时，连接N通道MOS晶体管6的漏极和开关元件5的单向电极，
下面，说明该PLL电路的工作。象电源投入时那样，PLL电路在未达到锁定状态时，信号φL变为非激活电平的“L”电平，P通道MOS晶体管81的漏极通过选择器82连接于开关元件4的单向电极，同时，N通道MOS晶体管84的漏极通过选择器83连接于开关元件5的单向电极。这时，图17的PLL电路构成与现有的PLL电路相同。从而，与以前一样，该PLL电路会很快达到锁定状态。但在该状态下产生偏置。
当PLL电路变为锁定状态，信号φL变为激活电平的“H”电平，通过选择器82，P通道MOS晶体管3的漏极连接于开关元件4的单向电极，同时，通过选择器83、N通道MOS晶体管6的漏极连接于开关元件5的单向电极。这时，图17的PLL电路构成与图1的PLL电路相同。从而，同步时的控制电路VC即使变动，也不会发生偏置。[实施方式8]
图18所示为本发明实施方式8的PLL电路构成的电路框图。在图18中，该PLL电路与图17的PLL电路的不同点是追加了控制电路86、87，由控制电86、87生成的控制电位VCP′、VCN′代替偏置电位VBP、VBN，输入到MOS晶体管81、84的栅极。
如图19所示，控制电路86包括电阻元件91、P通道MOS晶体管92、93及N通道MOS晶体管94、95。MOS晶体管92、94与电阻元件91及MOS晶体管93、95分别串联连接于电源电位VCC的线路与接地电位GND的线路之间。P通道MOS晶体管93的栅极接受控制电位VC。N通道MOS晶体管94、95的栅极都连接于N通道MOS晶体管95的漏极。N通道MOS晶体管94和95构成电流密勒电路。P通道MOS晶体管92的栅极连接于其漏极。P通道MOS晶体管92的栅极电位变为控制电位VCP′。
MOS晶体管94、95构成电流密勒电路，MOS晶体管92、94串联连接，P通道MOS晶体管29的栅极与充电泵电路80的P通道MOS晶体管81的栅极连接，因此，依据流向P通道MOS晶体管93的电流的电流流向P通道MOS晶体管81。
当控制电位VC升高，P通道MOS晶体管93的电阻值变大，流向电阻元件91及MOS晶体管93、95的电流减小，流向P通道MOS晶体管81的电流也减小。当控制电位VC降低，P通道MOS晶体管93的电阻值变小，流向电阻元件91及MOS晶体管93、95的电流增大，流向P通道MOS晶体管81的电流也增大。
如图20所示，控制电路87中，MOS晶体管101、103与MOS晶体管102、104及电阻元件105分别串联连接于电源电位VCC的线路与接地电位GND的线路之间。N通道MOS晶体管104的栅极接受控制电位VC。P通道MOS晶体管101、102的栅极都连接于P通道MOS晶体管102的漏极。P通道MOS晶体管101和102构成电流密勒电路。N通道MOS晶体管103的栅极连接于其漏极。N通道MOS晶体管103的栅极电位变为控制电位VCN′。
N通道MOS晶体管101和102构成电流密勒电路，MOS晶体管101、103串联连接，N通道MOS晶体管103的栅极与充电泵电路80的N通道MOS晶体管84的栅极连接，因此，流向N通道MOS晶体管104的电流相应值的电流流向N通道MOS晶体管84。
当控制电位VC升高，N通道MOS晶体管104的电阻值变小，流向MOS晶体管102、104及电阻元件105的电流增大，流向N通道MOS晶体管84的电流也增大。当控制电位VC降低，N通道MOS晶体管104的电阻值变小，流向MOS晶体管102、104及电阻元件105的电流减小，流向N通道MOS晶体管84的电流也减小。
下面，说明PLL电路的工作。PLL电路为非锁定状态时，信号φL变为非激活电平的“L”电平，通过选择器82，P通道MOS晶体管81的漏极连接于开关元件4的单向电极，同时，通过选择器83，N通道MOS晶体管84的漏极连接于开关元件5的单向电极。
控制电位VC低于VCC/2时，控制电位VCP′降低，流向P通道MOS晶体管81的电流增大，同时，控制电位VCN′降低，流向N通道MOS晶体管84的电流减小。
控制电位VC高于VCC/2时，控制电位VCP′升高，流向P通道MOS晶体管81的电流减小，同时，控制电位VCN′升高，流向N通道MOS晶体管84的电流增大。
从而，与供给MOS晶体管81、84栅极恒定偏置电位的图17的PLL电路相比，可用短时间达到锁定状态。其它构成及工作与图17的PLL电路相同，其说明不重复了。[实施方式9]
图21所示为本发明实施方式9的PLL电路构成的电路框图。在图21中，该PLL电路与图1的PLL电路的不同点是用充电泵电路110置换了充电泵电路2。
充电泵电路110与充电泵电路2的不同点有二，一是代替控制电位VCP、VCN，将恒定偏置电位VBP、VBN分别供给MOS晶体管3、6的栅极；二是代替电源电位VCC及接地电位GND，将可变电压源111、112的输出电位V1、V2分别供给MOS晶体管3、6的源极。
可变电压源111、112分别由控制电路7、8控制。可变电压源111及P通道MOS晶体管3构成可变电流源110a，可变电压源112及N通道MOS晶体管6构成可变电流源110b。
当控制电位VC升高，可变电压源110、111的输出电位V1、V2也升高；当控制电位VC降低，可变电压源110、111的输出电位V1、V2也降低，V1-VC及VC-V2通常保持恒值。从而，控制电位VC即使变动，开关元件4导通时，流向P通道MOS晶体管3的电流Ic与开关元件5导通时流向N通道MOS晶体管6的电流Id通常保持恒值，不会产生偏置。[实施方式10]
图22所示为本发明实施方式10的PLL电路构成的电路框图。在图22中，该PLL电路与图1的PLL电路的不同点是用充电泵电路113置换了充电泵电路2。
充电泵电路113与充电泵电路2的不同点是代替电源电位VCC及接地电位GND，将可变电压源114、115的输出电位V3、V4分别供给MOS晶体管3、6的源极。可变电压源114、115分别由控制电路7、8控制。可变电压源114及P通道MOS晶体管3构成可变电流源113a，可变电压源115及N通道MOS晶体管6构成可变电流源113b。
可变电压源114微调P通道MOS晶体管3的源极电位V3，开关元件4导通时，使流向P通道MOS晶体管3的电流Ic与控制电位VC无关保持恒值。可变电压源115微调N通道MOS晶体管6的源极电位V4，开关元件5导通时，使流向N通道MOS晶体管6的电流Id与控制电位VC无关保持恒值。从而能够比图1的PLL电路高精度地使电流Ic、Id保持恒值，确实防止偏置发生。
另外，在实施方式1，由P通道MOS晶体管3及N通道MOS晶体管6分别构成可变电流源2a、2b；在实施方式9，由可变电压源111及P通道MOS晶体管3和可变电压源112及N通道MOS晶体管6分别构成可变电流源110a、110b；在实施方式10，由可变电压源114及P通道MOS晶体管3和可变电压源115及N通道MOS晶体管6分别构成可变电流源113a、113b，但不限于此，可变电流源只要能控制输出电流，怎样构成都可以。
应该认为这次公开的实施方式全部为例示而不是限制。本发明的范围不是上述说明，打算通过权利要求示出，包括与权利要求均等意义及范围内的一切变更。

Claims (20)

1.一种时钟同步装置，生成与第1时钟信号(RCLK)同步的第2时钟信号(FCLK)，包括
相位差检测电路(1)，检测上述第1及第2时钟信号(RCLK、FCLK)的相位差，只在该相位差的相应时间使第1控制信号(UP、DOWN)变为激活电平；
连接于规定节点的环路滤波器(9)；
电流供给电路(2、7、8、41、80、86、87、110、113)，响应来自上述相位差检测电路(1)的第1控制信号(UP、DOWN)，将电流供给上述环路滤波器(9)；
时钟发生电路(12、13、40)，依据上述规定节点电位(VC)，生成上述第2时钟信号(FCLK)，
上述电流供给电路(2、7、8、41、80、86、87、110、113)，包含
可控制其输出电流的可变电流源(2a、2b、41a、41b、80a、80b、110a、110b、113a、113b)；
第1转换电路(4、5、82、83)，用于依据使上述第1信号(UP、DOWN)变为激活电平的情况，使上述可变电流源(2a、2b、41a、41b、80a、80b、110a、110b、113a、113b)的输出电流流向上述环路滤波器(9)；
第1控制电路(7、8、86、87)，控制上述可变电流源(2a、2b、41a、41b、80a、80b、110a、110b、113a、113b)，以使预定恒定电流根据上述规定节点电位(VC)从上述可变电流源(2a、2b、41a、41b、80a、80b、110a、110b、113a、113b)流向上述环路滤波器(9)。
2.权利要求1记载的时钟同步装置，其中
上述可变电流源(2a、2b、41a、41b、80a、80b、110a、110b、113a、113b)，包含其输入电极接受第1控制电位(VCP、VCN)的第1导电形式的第1晶体管(3、6)，
上述第1转换电路(4、5、82、83)，依据使上述第1控制信号(UP、DOWN)变为激活电平的情况，在第1电源电位(VCC、GND)的线路与上述环路滤波器(9)之间连接有上述第1晶体管(3、6)，
上述第1控制电路(7、8、50、51、86、87)，控制上述第1控制电位(VCP、VCN)，以使预定恒定电流根据上述规定节点电位(VC)流向连接于上述第1电源电位(VCC、GND)的线路与上述环路滤波器(9)之间的上述第1晶体管(3、6)。
3.权利要求2记载的时钟同步装置，其中
上述第1控制电路(7、8、50、51)包含
第1导电形式的第2晶体管(21、26)，其第1电极连接于上述第1电源电位(VCC、GND)的线路，其输入电极连接于其第2电极，从其第2电极输出上述第1控制电位(VCP、VCN)；
第2导电形式的第3晶体管(22、25)，其第1电极连接于上述第2晶体管(21、26)的第2电极，其输入电极接受上述规定节点电位(VC)；
第1电阻元件(23、24)，连接于上述第3晶体管(22、25)的第2电极与第2电源电位(GND、VCC)的线路之间。
4.权利要求3记载的时钟同步装置，其中
上述第1控制电路(50、51)，还包含连接于上述第2晶体管(21、26)的第2电极与上述第2电源电位(GND、VCC)的线路之间的第2电阻元件(52、53)。
5.权利要求3记载的时钟同步装置，其中
上述可变电流源(41a、41b)还包含并联连接于上述第1晶体管(3、6)，其输入电极接受恒定偏置电位(VBP、VBN)的第1导电形式的第4晶体管(42、43)。
6.权利要求2记载的时钟同步装置，还包括
锁定检测电路(85)，检测上述第1及第2时钟信号(RCLK、FCLK)的相位差是否比预定的电平小，如果小则使锁定检测信号(φL)变为激活电平，如果大则使上述锁定检测信号(φL)变为非激活电平，
上述可变电流源(80a、80b)，还包含其输入电极接受恒定偏置电位(VBP、VBN)的第1导电形式的第2晶体管(81、84)，
上述第1转换电路(4、5、82、83)，依据上述第1控制信号(UP、DOWN)变为激活电平的情况，当上述锁定检测信号(φL)变为激活电平时将上述第1晶体管(3、6)连接于上述第1电源电位(VCC、GND)的线路与上述环路滤波器(9)之间，当上述锁定检测信号(φL)变为非激活电平时将上述第2晶体管(81、84)连接于上述第1电源电位(VCC、GND)的线路与上述环路滤波器(9)之间。
7.权利要求2记载的时钟同步装置，还包括
锁定检测电路(85)，检测上述第1及第2时钟信号(RCLK、FCLK)的相位差是否比预定的电平小，如果小则使锁定检测信号(φL)变为激活电平，如果大则使上述锁定检测信号(φL)变为非激活电平，
上述可变电流源(80a、80b)，还包含其输入电极接受第2控制电位(VCP′、VCN′)的第1导电形式的第2晶体管(81、84)，
上述第1转换电路(4、5、82、83)，依据上述第1控制信号(UP、DOWN)变为激活电平的情况，当上述锁定检测信号(φL)变为激活电平时将上述第1晶体管(3、6)连接于上述第1电源电位(VCC、GND)的线路与上述环路滤波器(9)之间，当上述锁定检测信号(φL)变为非激活电平时将上述第2晶体管(81、84)连接于上述第1电源电位(VCC、GND)的线路与上述环路滤波器(9)之间，
上述电流供给电路(7、8、80、86、87)还包含第2控制电路(86、87)，控制上述第2控制电位(VCP′、VCN′)以使基于上述规定节点电位(VC)流向连接于上述第1电源电位(VCC、GND)的线路与上述环路滤波器(9)之间的上述第2晶体管(81、84)的电流，依据上述第1电源电位(VCC、GND)与上述规定节点电位(VC)的电位差增大。
8.权利要求2记载的时钟同步装置，其中
上述第1控制信号(UP)是使上述第2时钟信号(FCLK)的相位超前用的信号，
上述相位差检测电路(1)，在上述第2时钟信号(FCLK)的相位比上述第1时钟信号(RCLK)迟后时，只在依据上述第1及第2时钟信号(FCLK、RCLK)的相位差的时间使上述第1控制信号(UP)变为激活电平，在上述第2时钟信号(FCLK)的相位比上述第1时钟信号(RCLK)超前时，只在依据上述第1及第2时钟信号(RCLK、FCLK)的相位差的时间使上述第2时钟信号(FCLK)的相位延迟用的第2控制信号(DOWN)变为激活电平，在上述第1及第2时钟信号(RCLK、FCLK)的相位一致时，只在预定时间使上述第1及第2控制信号(UP、DOWN)变为激活电平，
上述电流供给电路(2、7、8、41、80、86、87、110、113)依据使上述第1控制信号(UP)变为激活电平的情况，将第1极性电流供给上述环路滤波器(9)，同时依据使上述第2控制信号(DOWN)变为激活电平的情况，将第2极性电流供给上述环路滤波器(9)。
9.权利要求8记载的时钟同步装置，其中
上述可变电流源(2a、2b、41a、41b、80a、80b、110a、110b、113a、113b)还包含其输入电极接受第2控制电位(VCN)的第2导电形式的第2晶体管(6)，
上述电流供给电路(2、7、8、41、80、86、87、110、113)，包含第2转换电路(5)，依据使上述第2控制信号(DOWN)变为激活电平的情况，将上述第2晶体管(6)连接于上述环路滤波器(9)与上述第2电源电位(GND)的线路之间；
第2控制电路(8)，控制上述第2控制电位(VCN)，以使上述预定恒定电流基于上述规定节点电位(VC)流向连接于上述环路滤波器(9)与上述第2电源电位(GND)的线路之间的上述第2晶体管(6)。
10.权利要求9记载的时钟同步装置，还包括
依据供给上述第1及第2电源电位(VCC、GND)的情况，对上述规定节点预充电到预定电位的预充电电路(60)。
11.权利要求8记载的时钟同步装置，其中
上述电流供给电路(2、7、8、41、80、86、87、110、113)，还包含其输入电极接受恒定偏置电位(VBN)的第2导电形式的第2晶体管(6)；
依据使上述第2控制信号(DOWN)变为激活电平的情况，将上述第2晶体管(6)连接于上述环路滤波器(9)与上述第2电源电位(GND)的线路之间的第2转换电路(5)。
12.权利要求11记载的时钟同步装置，还包括
依据供给上述第1及第2电源电位(VCC、GND)的情况，对上述规定节点预充电到上述第1电源电位(VCC)的预充电电路(70)。
13.权利要求2记载的时钟同步装置，其中
上述第1控制信号(DOWN)是延迟上述第2时钟信号(FCLK)的相位用的信号，
上述相位差检测电路(1)，在上述第2时钟信号(FCLK)的相位比上述第1时钟信号(RCLK)超前时，只在依据上述第1及第2时钟信号(RCLK、FCLK)的相位差的时间使上述第1控制信号(DOWN)变为激活电平，在上述第2时钟信号(FCLK)的相位比上述第1时钟信号(RCLK)延迟时，只在依据上述第1及第2时钟信号(RCLK、FCLK)的相位差的时间使上述第2时钟信号(FCLK)的相位超前用的第2控制信号(UP)变为激活电平，在上述第1及第2时钟信号(RCLK、FCLK)的相位一致时，只在预定时间使上述第1及第2控制信号(DOWN、UP)变为激活电平，
上述电流供给电路(2、7、8、41、80、86、87、110、113)，依据使上述第1控制信号(DOWN)变为激活电平的情况，将第1极性电流供给上述环路滤波器(9)，同时依据使上述第2控制信号(UP)变为激活电平的情况，将第2极性电流供给上述环路滤波器(9)。
14.权利要求13记载的时钟同步装置，其中
上述电流供给电路(2、7、8、41、80、86、87、110、113)，还包含其输入电极接受恒定偏置电位(VBN)的第2导电形式的第2晶体管(3)；
依据使上述第2控制信号(UP)变为激活电平的情况，将上述第2晶体管(3)连接于上述环路滤波器(9)与上述第2电源电位(VCC)的线路之间的第2转换电路(4)。
15.权利要求14记载的时钟同步装置，还包括
依据供给上述第1及第2电源电位(GND、VCC)的情况，对上述规定节点预充电到上述第1电源电位(GND)的预充电电路(72)。
16.权利要求1记载的时钟同步装置，其中
上述可变电流源(110a、110b)，包含可控制其输出电位(V1、V2)的可变电位源(111、112)；
其输入电极接受恒定偏置电位(VBP、VBN)的晶体管(3、6)，
上述第1转换电路(4、5)，依据使上述第1控制信号(UP、DOWN)变为激活电平的情况，将上述晶体管(3、6)连接于上述可变电位源(111、112)的输出节点与上述环路滤波器(9)之间，
上述第1控制电路(7、8)，控制上述可变电位源(111、112)，以使预定的恒定电流基于上述规定节点电位(VC)，流向连接于上述可变电位源(111、112)的输出节点与上述环路滤波器(9)之间的上述晶体管(3、6)。
17.权利要求1记载的时钟同步装置，其中
上述可变电流源(113a、113b)，包含可控制其输出电位(V3、V4)的可变电位源(114、115)；
其输入电极接受恒定控制电位(VCP、VCN)的晶体管(3、6)，
上述第1转换电路(4、5)，依据使上述第1控制信号(UP、DOWN)变为激活电平的情况，将上述晶体管(3、6)连接于上述可变电位源(114、115)的输出节点与上述环路滤波器(9)之间，
上述第1控制电路(7、8)，控制上述控制电位(VCP、VCN)及上述可变电位源(114、115)，以使预定恒定电流基于上述规定节点电位(VC)流向连接于上述可变电位源(114、115)的输出节点与上述环路滤波器(9)之间的上述晶体管(3、6)。
18.权利要求1记载的时钟同步装置，其中
上述环路滤波器(9)，包含串联连接于上述规定节点与基准电位(GND)的线路之间的电阻元件(10)及电容器(11)。
19.一种时钟同步装置，生成与第1时钟信号(RCLK)同步的第2时钟信号(FCLK)，包括
相位差检测电路(1)，检测上述第1及第2时钟信号(RCLK、FCLK)的相位差，只在该相位差的相应时间使第1控制信号(UP、DOWN)变为激活电平；
连接于规定节点的环路滤波器(9)；
电流供给电路(2、7、8、41、80、86、87、110、113)，响应来自上述相位差检测电路(1)的控制信号(UP、DOWN)，将电流供给上述环路滤波器(9)；
时钟发生电路(12、13、40)，依据控制电位(VCP、VCN)生成上述第2时钟信号(FCLK)，
上述电流供给电路(2、7、8、41、80、86、87、110、113)包含
其输入电极接受上述控制电位(VCP、VCN)的晶体管(3、6)；
转换电路(4、5)，依据使上述控制信号(UP、DOWN)变为激活电平的情况，将上述晶体管(3、6)连接于电源电位(VCC、GND)的线路与上述环路滤波器(9)之间；
控制电路(7、8、86、87)，控制上述控制电位(VCP、VCN)，以使预定恒定电流基于上述规定节点电位(VC)，流向连接于上述电源电位(VCC、GND)的线路与上述环路滤波器(9)之间的上述晶体管(3、6)。
20.一种时钟同步装置生成与第1时钟信号(RCLK)同步的第2时钟信号(FCLK)，包括
相位差检测电路(1)，检测上述第1及第2时钟信号(RCLK、FCLK)的相位差，只在该相位差的相应时间使第1控制信号(UP、DOWN)变为激活电平；
环路滤波器(9)，含有串联连接于规定节点与基准电位(GND)的线路之间的电阻元件(10)及电容器(11)；
电流供给电路(2、7、8、41、80、86、87、110、113)，响应来自上述相位差检测电路(1)的控制信号(UP、DOWN)，将电流供给上述环路滤波器(9)；
时钟发生电路(12、13、40)，依据上述规定节点电位(VC)，生成上述第2时钟信号(FCLK)，
上述电流供给电路(2、7、8、41、80、86、87、110、113)，包含
其输入电极接受控制电位(VCP、VCN)的晶体管(3、6)；
转换电路(4、5、82、83)，依据使上述控制信号(UP、DOWN)变为激活电平的情况，将上述晶体管(3、6)连接于电源电位(VCC、GND)的线路与上述环路滤波器(9)之间；
控制电路(7、8、86、87)，控制上述控制电位(VCP、VCN)，以使预定恒定电流基于上述电阻元件(10)及电容器(11)间的节点电位(VC′)，流向连接于上述电源电位(VCC、GND)的线路与上述环路滤波器(9)之间的上述晶体管(3、6)。
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