CN106559072A - 自偏置锁相环 - Google Patents

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Abstract

本发明公开了自偏置锁相环。该自偏置锁相环包括：鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器。其中，该电荷泵可以接收来自环路滤波器的控制电压，并将充电或放电电流调节成与该控制电压呈线性关系；压控振荡器可以根据输入的控制电压产生输出信号，并将该输出信号的频率调节成正比于该控制电压。本发明中，通过将电荷泵的充电或放电电流调节成与控制电压呈线性关系，以及将压控振荡器的输出信号的频率调节成正比于控制电压，从而使得锁相环的开环环路增益、环路闭环的阻尼因子和自然衰减频率均不随频率变化而改变，使得自偏置锁相环具有良好的环路稳定性能。

Description

自偏置锁相环
技术领域
本发明涉及半导体技术领域，特别涉及自偏置锁相环。
背景技术
锁相环(Phase-locked Loop，PLL)作为一种主要的时钟信号发生模块广泛应用于处理器芯片(microprocessors)、输入输出接口芯片(I/O interfaces)、无线通信芯片、以及各类片上系统(system-on-chip，SOC)中。近年来随着物联网、可穿戴设备、医疗电子传感器等微型化、低功耗设备迅速普及，电子设备对系统中锁相环模块的低功耗、小尺寸提出了越来越高的要求，同时输出时钟的相位抖动(Phase Jitter)等性能要求也必须达到相应规范。以上这些对于锁相环的电路实现来说，尤其是高频锁相环，是相当具有挑战性的工作。
锁相环作为系统中重要的稳定时钟产生IP，通常由图1所示框图构成。图1所示的锁相环由鉴频鉴相器11、电荷泵(Charge Pump，CP)12、环路滤波器13、压控振荡器(Voltage Controlled Oscillator，VCO)14、分频器15和带隙基准(Bandgap)电流源16组成。其中带隙基准电流源为压控振荡器、电荷泵、运放等模拟电路提供偏置电流。为了省掉一个带隙基准源的电路面积，同时能够随制造工艺参数自补偿提高锁相环环路带宽的稳定性，现有技术中提出了自偏置的锁相环结构。但上述自偏置锁相环结构也有其弱点。首先，其VCO结构被固定，导致很难在超过2GHz的振荡频率同时实现低功耗，其次，VCO对电源AVDD的噪声具有较差的抑制能力，导致锁相环的输出对电源噪声抑制比较差；另外此种结构的电路面积并不小。
发明内容
本发明需要解决的一个技术问题是：现有技术的锁相环的环路参数变量随着输出频率变化而改变，导致环路稳定性较差。
根据本发明的第一方面，提供了一种自偏置锁相环，包括：鉴频鉴相器，检测输入信号和反馈信号的频差和相差，产生脉冲控制信号；电荷泵，根据所述鉴频鉴相器输出的脉冲控制信号产生充电或放电电流Icp，并将所述充电或放电电流Icp输出至环路滤波器；以及接收来自所述环路滤波器的控制电压Vctrl，并将所述充电或放电电流Icp调节成与所述控制电压Vctrl呈线性关系；环路滤波器，根据从所述电荷泵输入的充电或放电电流Icp产生控制电压Vctrl，并将所述控制电压Vctrl输出至压控振荡器和所述电荷泵；压控振荡器，根据输入的所述控制电压Vctrl产生输出信号，并将所述输出信号输出至分频器；并将所述输出信号的频率fVCO调节成正比于所述控制电压Vctrl；以及分频器，将所述压控振荡器的输出信号分频，产生输入所述鉴频鉴相器的反馈信号。
在一些实施例中，所述电荷泵包括：电流产生单元，用于根据所述鉴频鉴相器输出的脉冲控制信号产生充电或放电电流Icp；压控电流单元，与所述电流产生单元连接，用于接收来自所述环路滤波器的控制电压Vctrl，并将所述充电或放电电流Icp调节成与所述控制电压Vctrl呈线性关系。
在一些实施例中，所述压控电流单元包括：第一PMOS晶体管，包括：第一源极、第一漏极和第一栅极；所述第一源极连接电源；所述第一漏极连接至所述电流产生单元的第一NMOS晶体管的漏极和栅极，所述第一NMOS晶体管的源极接地；所述第一栅极与所述环路滤波器的电压输出端连接；以及第二PMOS晶体管，包括：第二源极、第二漏极和第二栅极；所述第二源极连接电源；所述第二漏极连接至所述电流产生单元的第二NMOS晶体管的漏极和所述电流产生单元的第三NMOS晶体管的栅极，所述第二NMOS晶体管的源极连接所述第三NMOS晶体管的漏极，所述第三NMOS晶体管的源极接地；所述第二栅极与所述环路滤波器的电压输出端连接；其中，所述第一PMOS晶体管和所述第二PMOS晶体管的工作状态均处于线性区。
在一些实施例中，所述压控振荡器包括：压控频率单元与振荡单元；所述压控频率单元用于将所述输出信号的频率fVCO调节成正比于所述控制电压Vctrl，包括：第三PMOS晶体管，包括：第三栅极、第三漏极和第三源极；所述第三源极连接电源，所述第三栅极与所述环路滤波器的电压输出端相连；第四PMOS晶体管，包括：第四栅极、第四漏极和第四源极；所述第四源极与所述第三漏极相连，所述第四漏极与所述振荡单元的电压输入端相连；第一放大器，所述第一放大器的正相输入端与所述环路滤波器的电压输出端连接，反相输入端和输出端均与所述第四栅极连接；其中，所述第三PMOS晶体管的工作状态处于线性区，所述第四PMOS晶体管的工作状态处于饱和区。
在一些实施例中，所述压控振荡器还包括：缓冲驱动单元，所述缓冲驱动单元与所述振荡单元的输出端相连。
在一些实施例中，所述振荡单元包括：首尾依次相连的N个反相器，第N个反相器的输出端为所述振荡单元的输出端，所述N为大于等于3的奇数。
在一些实施例中，所述自偏置锁相环还包括：启动电路，用于向所述电荷泵和所述压控振荡器输出启动信号。
在一些实施例中，所述启动电路包括：第一开关、第二开关、第三开关、第一电阻和第二电阻；所述第一开关的一端连接电源，另一端连接所述第一电阻的一端；所述第一电阻的另一端连接所述第二电阻的一端，并且连接所述第三开关的一端；所述第二电阻的另一端连接所述第二开关的一端，所述第二开关的另一端接地；所述第三开关的另一端作为所述启动电路的输出端，连接至所述压控振荡器的输入端。
在一些实施例中，所述第一电阻和所述第二电阻的电阻值相等。
在一些实施例中，所述电流产生单元包括：PMOS镜像偏置电路、NMOS镜像偏置电路以及电流镜像单元；所述电流镜像单元包括：第五PMOS晶体管、第六PMOS晶体管、第七PMOS晶体管、第八PMOS晶体管、第二放大器、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管和第七NMOS晶体管。
在一些实施例中，所述第五PMOS晶体管的源极连接电源，所述第五PMOS晶体管的栅极连接所述PMOS镜像偏置电路的第一输出端，所述第五PMOS晶体管的漏极连接所述第六PMOS晶体管的源极；所述第六PMOS晶体管的栅极连接所述PMOS镜像偏置电路的第二输出端，所述第六PMOS晶体管的漏极连接所述第七PMOS晶体管的源极和所述第八PMOS晶体管的源极；所述第七PMOS晶体管的漏极连接所述第六NMOS晶体管的漏极，并且连接所述第二放大器的输出端和反相输入端；所述第八PMOS晶体管的漏极连接所述第七NMOS晶体管的漏极，并且连接所述第二放大器的正相输入端；并且所述第八PMOS晶体管的漏极作为电荷泵的输出端，连接至所述环路滤波器的输入端；所述第七PMOS晶体管和所述第八PMOS晶体管的栅极分别作为第一脉冲控制信号UP的差分输入端；所述第六NMOS晶体管和所述第七NMOS晶体管的栅极分别作为第二脉冲控制信号DN的差分输入端；所述第六NMOS晶体管和所述第七NMOS晶体管的源极均连接至所述第五NMOS晶体管的漏极；所述第五NMOS晶体管的栅极连接所述NMOS镜像偏置电路的第二输出端；所述第五NMOS晶体管的源极连接所述第四NMOS晶体管的漏极；所述第四NMOS晶体管的栅极连接所述NMOS镜像偏置电路的第一输出端；所述第四NMOS晶体管的源极接地。
本发明中，通过将电荷泵的充电或放电电流Icp调节成与控制电压Vctrl呈线性关系，以及将压控振荡器的输出信号的频率fVCO调节成正比于控制电压Vctrl，从而使得锁相环的开环环路增益、环路闭环的阻尼因子和自然衰减频率均不随频率变化而改变，使得本发明的自偏置锁相环具有良好的环路稳定性能。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是示意性地示出现有技术中的自偏置锁相环的电路结构框图。
图2是示意性地示出根据本发明一些实施例的自偏置锁相环的电路结构框图。
图3是示意性地示出根据本发明一些实施例的电荷泵的电路连接图。
图4是示意性地示出根据本发明一些实施例的环路滤波器的电路连接图。
图5是示意性地示出根据本发明一些实施例的压控振荡器的电路连接图。
图6是示意性地示出根据本发明一些实施例的自偏置锁相环的抖动测试结果图。
图7是示意性地示出根据本发明另一些实施例的自偏置锁相环的电路结构框图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图2是示意性地示出根据本发明一些实施例的自偏置锁相环的电路结构框图。如图2所示，自偏置锁相环20包括：鉴频鉴相器21、电荷泵22、环路滤波器23、压控振荡器24和分频器25。
鉴频鉴相器21检测输入信号和反馈信号的频差和相差，产生脉冲控制信号。该脉冲控制信号包括：第一脉冲控制信号UP和第二脉冲控制信号DN。例如，鉴频鉴相器21的电路可以采用本领域技术人员所熟知的电路，在此不再展开说明。
电荷泵22根据鉴频鉴相器21输出的脉冲控制信号产生充电或放电电流Icp，并将该充电或放电电流Icp输出至环路滤波器23；以及接收来自该环路滤波器23的控制电压Vctrl，并将该充电或放电电流Icp调节成与控制电压Vctrl呈线性关系。
例如，电荷泵可以包括：电流产生单元和压控电流单元。电流产生单元用于根据鉴频鉴相器输出的脉冲控制信号产生充电或放电电流Icp。例如，在电荷泵中，电流产生单元将第一脉冲控制信号UP和第二脉冲控制信号DN转换成电流Icp对环路滤波器的电容进行充电或放电。压控电流单元用于接收来自环路滤波器的控制电压Vctrl，并将充电或放电电流Icp调节成与该控制电压Vctrl呈线性关系。例如，电荷泵22的具体电路如图3所示，将在后面进行详细说明。
环路滤波器23根据从电荷泵22输入的充电或放电电流Icp产生控制电压Vctrl，并将该控制电压Vctrl输出至压控振荡器24和电荷泵22。例如，环路滤波器可以为低通滤波器，环路滤波器的具体电路可以如图4所示，将在后面进行详细说明。在一些实施例中，控制电压Vctrl的典型范围为0.4V至0.9V，例如可以设置为0.7V。
压控振荡器24根据输入的控制电压Vctrl产生输出信号，并将该输出信号输出至分频器25；并将该输出信号的频率fVCO调节成正比于控制电压Vctrl。
例如，压控振荡器可以包括：压控频率单元与振荡单元。振荡单元用于根据控制电压产生输出信号。压控频率单元用于将该输出信号的频率fVCO调节成正比于控制电压Vctrl。例如，压控振荡器24的具体电路如图5所示，将在后面进行详细说明。
分频器25将压控振荡器24的输出信号分频，产生输入鉴频鉴相器21的反馈信号。例如，分频器(例如8位连续分频器)25的电路可以采用本领域技术人员所熟知的电路，在此不再展开说明。
在该实施例中，由于输出信号的频率fVCO正比于控制电压Vctrl，因此压控振荡器的压控增益即该压控增益近似于常数。由于充电或放电电流Icp与控制电压Vctrl呈线性关系，因此充电或放电电流Icp正比于频率fVCO，而又由于本领域技术人员所公知的，分频器的分频比N正比于输出信号的频率fVCO，因此即近似于常数。由于锁相环的开环环路增益、环路闭环的阻尼因子和自然衰减频率均与变量KVCO和有关(这将在后面详细描述)，在这两个变量不随频率变化的情况下，锁相环的开环环路增益、环路闭环的阻尼因子和自然衰减频率均不随频率变化而改变，从而使得该自偏置锁相环具有良好的环路稳定性能。此外，该自偏置锁相环的面积也比较小。
图3是示意性地示出根据本发明一些实施例的电荷泵的电路连接图。如图3所示，电荷泵22可以包括：电流产生单元31和压控电流单元32。该压控电流单元31与电流产生单元32连接。其中，电流产生单元31用于根据鉴频鉴相器输出的脉冲控制信号产生充电或放电电流Icp。压控电流单元33用于接收来自环路滤波器的控制电压Vctrl，并将充电或放电电流Icp调节成与控制电压Vctrl呈线性关系。
如图3所示，电流产生单元31可以包括：PMOS镜像偏置电路311、NMOS镜像偏置电路312以及电流镜像单元313。PMOS镜像偏置电路311和NMOS镜像偏置电路312可以采用本领域技术人员所熟知的电路结构，这里不再展开说明。电流镜像单元313可以包括：第五PMOS晶体管P5、第六PMOS晶体管P6、第七PMOS晶体管P7、第八PMOS晶体管P8、第二放大器Amp2(例如可以为单级差分放大器)、第四NMOS晶体管N4、第五NMOS晶体管N5、第六NMOS晶体管N6和第七NMOS晶体管N7。
如图3所示，第五PMOS晶体管P5的源极连接电源VDD，第五PMOS晶体管P5的栅极连接PMOS镜像偏置电路311的第一输出端Pout1，第五PMOS晶体管P5的漏极连接第六PMOS晶体管P6的源极。第六PMOS晶体管P6的栅极连接PMOS镜像偏置电路311的第二输出端Pout2。第六PMOS晶体管P6的漏极连接第七PMOS晶体管P7的源极和第八PMOS晶体管P8的源极。第七PMOS晶体管P7的漏极连接第六NMOS晶体管N6的漏极，并且连接第二放大器Amp2的输出端和反相输入端。第八PMOS晶体管P8的漏极连接第七NMOS晶体管N7的漏极，并且连接第二放大器Amp2的正相输入端；并且第八PMOS晶体管的漏极作为电荷泵的输出端CPout，连接至环路滤波器的输入端(图3中未示出)。第七PMOS晶体管P7和第八PMOS晶体P8的栅极分别作为第一脉冲控制信号UP的差分输入端。例如如图3所示，第七PMOS晶体管P7的栅极和第八PMOS晶体P8的栅极分别输入第一脉冲控制信号UP-和UP+。
如图3所示，第六NMOS晶体管N6和第七NMOS晶体管N7的栅极分别作为第二脉冲控制信号DN的差分输入端。例如如图3所示，第六NMOS晶体管N6的栅极和第七NMOS晶体管N7的栅极分别输入第二脉冲控制信号DN-和DN+。第六NMOS晶体管N6和第七NMOS晶体管N7的源极均连接至第五NMOS晶体管N5的漏极。第五NMOS晶体管N5的栅极连接NMOS镜像偏置电路312的第二输出端Nout2。第五NMOS晶体管N5的源极连接第四NMOS晶体管N4的漏极。第四NMOS晶体管N4的栅极连接NMOS镜像偏置电路312的第一输出端Nout1。该第四NMOS晶体管N4的源极接地。
在本发明的实施例中，如图3所示，电流产生单元31还可以包括：第一NMOS晶体管N1、第二NMOS晶体管N2和第三NMOS晶体管N3。其中，第一NMOS晶体管N1的漏极与栅极相连，并且连接至第一PMOS晶体管P1的漏极。该第一NMOS晶体管N1的源极接地GND。第二NMOS晶体管N2的漏极与第三NMOS晶体管N3的栅极连接，并且连接至第二PMOS晶体管P2的漏极。第二NMOS晶体管N2的源极连接第三NMOS晶体管N3的漏极，该第三NMOS晶体管N3的源极接地。第二PMOS晶体管P2的栅极连接至NMOS镜像偏置电路312。
如图3所示，压控电流单元32可以包括：第一PMOS晶体管P1和第二PMOS晶体管P2。第一PMOS晶体管P1包括：第一源极、第一漏极和第一栅极。第一源极连接电源VDD。第一漏极连接至电流产生单元31的第一NMOS晶体管N1的漏极和栅极，该第一NMOS晶体管N1的源极接地GND。第一栅极与环路滤波器的电压输出端连接，环路滤波器将控制电压Vctrl通过电压输出端输出至该第一栅极。第二PMOS晶体管P2包括：第二源极、第二漏极和第二栅极。第二源极连接电源VDD。第二漏极连接至电流产生单元31的第二NMOS晶体管N2的漏极和电流产生单元31的第三NMOS晶体管N3的栅极。第二NMOS晶体管N2的源极连接第三NMOS晶体管N3的漏极，该第三NMOS晶体管N3的源极接地。第二栅极与环路滤波器的电压输出端连接，环路滤波器将控制电压Vctrl通过电压输出端输出至该第二栅极。其中，第一PMOS晶体管P1和第二PMOS晶体管P2的工作状态均处于线性区(可变电阻区)。
在一些实施例中，在制作电路时，可以通过设置第一PMOS晶体管P1和第二PMOS晶体管P2的尺寸来使得这两个晶体管P1和P2均处于线性区。例如，可以设计P1和P2的尺寸相同，例如均为：宽度为6微米，长度为3微米。通过使得P1和P2均处于线性区，可以使得充电或放电电流Icp与控制电压Vctrl呈线性关系，有利于锁相环的稳定性。
图4是示意性地示出根据本发明一些实施例的环路滤波器的电路连接图。如图4所示，环路滤波器23可以包括：第一电容C1、第二电容C2和第三电阻R3。其中，第三电阻R3的第一端连接电荷泵的输出端，例如图3中所示的电荷泵的输出端CPout，第三电阻R3的第二端连接第一电容C1的第一端。该第一电容C1的第二端接地。第二电容C2的第一端连接第三电阻R3的第一端，该第二电容C2的第二端接地。该第三电阻R3的第一端可以作为环路滤波器的电压输出端LPFout，分别向电荷泵22和压控振荡器24输出控制电压Vctrl。该环路滤波器可以起到低通滤波，产生控制电压的作用。
当然，本领域技术人员可以理解，本发明还可以采用其他形式的环路滤波器，本发明并不仅限于这里所公开的环路滤波器的电路形式。
图5是示意性地示出根据本发明一些实施例的压控振荡器的电路连接图。如图5所示，压控振荡器24可以包括：压控频率单元31与振荡单元32。压控频率单元31用于将输出信号的频率fVCO调节成正比于控制电压Vctrl。
该压控频率单元31包括：第三PMOS晶体管P3、第四PMOS晶体管P4和第一放大器Amp1(例如可以为单级差分放大器)。第三PMOS晶体管P3包括：第三栅极、第三漏极和第三源极。该第三源极连接电源AVDD，该第三栅极与环路滤波器的电压输出端相连(例如如图4所示的电压输出端LPFout)。第四PMOS晶体管P4包括：第四栅极、第四漏极和第四源极。该第四源极与第三漏极相连，该第四漏极与振荡单元32的电压输入端相连，即与VREG端相连。第一放大器Amp1的正相输入端与环路滤波器的电压输出端连接，反相输入端和输出端均与第四栅极连接。其中，第三PMOS晶体管P3的工作状态处于线性区(可变电阻区)，第四PMOS晶体管P4的工作状态处于饱和区。
在一些实施例中，在制作电路时，可以通过设置第三PMOS晶体管P3和第四PMOS晶体管P4的尺寸来使得第三PMOS晶体管P3处于线性区且第四PMOS晶体管P4处于饱和区。例如，可以将P3和P4的尺寸分别设计如下：
P3：宽度为80微米，长度为3微米；
P4：宽度为200微米，长度为1微米。
通过使得第三PMOS晶体管P3处于线性区且第四PMOS晶体管P4处于饱和区，可以使得输出信号的频率fVCO正比于控制电压Vctrl，从而压控振荡器的压控增益近似于常数，有利于锁相环的稳定性。
此外，第一放大器Amp1与第四PMOS晶体管P4通过负反馈增强电源抑制比，即增强了振荡单元32的VREG抵御AVDD噪声干扰的能力。若第一放大器与第四PMOS晶体管P4的电压增益分别为A与G2，当第一放大器的反相输入端与第四栅极相连时，第一放大器低频增益A近似于1，低频处振荡单元32的VREG到AVDD的抑制比将提高2*G2倍。因此，该压控振荡器电路提高了电源抑制比，抑制了电源噪声对振荡单元32的影响，并且该压控振荡器电路中不包含电容等耗费芯片面积的器件，仅通过第三PMOS晶体管P3、第四PMOS晶体管P4与第一放大器Amp1就解决了电源噪声恶化振荡器噪声的问题，即通过结构较简单的压控频率单元达到了抑制电源噪声的效果，并且可以减小芯片面积。
为了提高振荡单元的带负载能力，压控振荡器24还可以包括：缓冲驱动单元33，如图5所示，该缓冲驱动单元33与振荡单元32的输出端相连。例如，该缓冲驱动单元33可以包括：CMOS反相器INV4，通过反相器的增强作用来实现增强振荡单元的带负载能力的目的。
在一些实施例中，振荡单元32可以包括：首尾依次相连的N个反相器，第N个反相器的输出端为该振荡单元的输出端，N为大于等于3的奇数。例如，图5示出了首尾依次相连的3个反相器，分别为第一反相器INV1、第二反相器INV2和第三反相器INV3。第一反相器INV1的输出端与第二反相器INV2的输入端相连，第二反相器INV2的输出端与第三反相器INV3的输入端相连，第三反相器INV3的输出端为振荡单元32的输出端，并且第三反相器INV3的输出端与第一反相器INV1的输入端相连。三个反相器均包含有两个连接端，其中一个连接端连接至高电平VREG，另外一个连接端接地GND。
优选地，上述N个反相器可以选择为CMOS反相器，这可以降低反相器的静态功耗，同时提高其抗干扰能力、电源利用率与带负载能力。
在本发明的自偏置锁相环电路中，环路滤波器的环路反馈控制电压Vctrl被用来作为压控振荡器、电荷泵等模拟电路的PMOS电流源偏置电压，产生受控于Vctrl的偏置电流源，从而消除传统锁相环设计中所需要的带隙基准电压产生电路。同时，此Vctrl控制电压用来产生偏置电流还会对锁相环环路稳定性带来益处，下面就此进行简单的理论分析。
典型三阶Ⅱ型锁相环的开环环路增益GOL近似为：
而环路闭环的阻尼因子δ和自然衰减频率ωn分别近似为：
公式(1)至(3)中，ICP为电荷泵(CP)22的充电或放电电流，KVCO为压控振荡器(VCO)24的压控增益，N为分频器25的分频比，R3、C1、C2分别为环路滤波器23的电阻和电容，提供零极点。
本发明提出的自偏置锁相环利用KVCO、ICP和N三个设计参数之间的互相补偿，使得GOL、δ、ωn这三个环路指标在Vctrl锁定于不同电压值(即VCO振荡在不同频率值f)的情况下，始终保持基本稳定。
电路实现上，如图2至图5所示，VCO与CP的偏置电流直接受控于Vctrl。VCO偏置电流PMOS晶体管(即第三PMOS晶体管P3)工作于线性区，如图5所示。利用P3、P4叠管和第一放大器Amp1(这里用作单级电压跟随器)，使得P3工作于线性区，P4工作于饱和区。
第三PMOS晶体管P3等效为线性压控电阻，且其等效阻值为：
其中，K1为包含工艺参数和第三PMOS晶体管尺寸的常数，VAVDD为电源AVDD的电压，VTH3为第三PMOS晶体管的阈值电压。
由源极串联电阻负反馈原理可知，该结构(P3、P4、Amp1)整体等效跨导为：
所以压控振荡器的压控电流IVCO为：
IVCO＝K1·(VAVDD-VTH3-Vctrl)·(VAVDD-Vctrl) (6)，
因此，IVCO∝(Vctrl)2 (7)，
即VCO电流与Vctrl电压值的平方成正比。
VCO振荡频率fVCO(即VCO的输出信号的频率)主要取决于IVCO，VSW，Cn，其中VSW和Cn分别为压控振荡器节点电压翻转的幅度和固定的寄生电容，即
其中VSW与IVCO的关系可用饱和区MOS管电流的平方率公式近似，即
IVCO∝(VSW)2 (9)。
因此，该压控振荡器的频率fVCO与IVCO关系为：
结合公式(7)和(10)，可得fVCO正比于Vctrl：
fVCO∝Vctrl (11)。
因此，KVCO可近似为常数const：
另外，N作为环路的分频比正比于fVCO：
N∝fVCO (13)。
由于电荷泵CP的偏置电流PMOS晶体管(即第一PMOS晶体管P1和第二PMOS晶体管P2)始终工作在线性区(如图3所示)，则ICP与Vctrl关系为一阶线性关系，即
ICP＝K2·(VDD-VTH1-Vctrl)·VDS (14)，
其中，K2为包含工艺参数和第一PMOS晶体管尺寸的常数，VDD为电源VDD的电压，VTH1为第一PMOS晶体管的阈值电压，VDS为第一PMOS晶体管的漏极与源极之间的电压。这里第一PMOS晶体管与第二PMOS晶体管相同，例如尺寸、阈值电压、漏源电压等均相同。
结合公式(11)、(13)和(14)，因此同样近似为常数：
由此得出，除了电阻R3、电容C1、C2受工艺变化略有影响之外，主要的环路参数变量基本不随锁相环的输出频率变化而改变，即锁相环的参数GOL、δ和ωn基本上也不随输出信号的频率变化而改变，因此本发明的自偏置锁相环具有良好的环路稳定性能。例如，可以从图6所示的抖动测试结果看出，自偏置锁相环具有良好的抖动周期特性，其标准偏差为2.839皮秒，VCO的频率为2.4GHz。
图7是示意性地示出根据本发明另一些实施例的自偏置锁相环的电路结构框图。如图7所示，自偏置锁相环70包括：鉴频鉴相器21、电荷泵22、环路滤波器23、压控振荡器24和分频器25。
在一些实施例中，为了避免环路初始状态的控制电压Vctrl太高，导致偏置电流太小以致不能启动锁相环，因此可以采用启动电路将初始控制电压改变为合适的电压值(例如)来启动锁相环。因此，自偏置锁相环70还可以包括：启动电路26，用于向电荷泵22和压控振荡器24输出启动信号。
如图7所示，启动电路26可以包括：第一开关S1、第二开关S2、第三开关S3、第一电阻R1和第二电阻R2。第一开关S1的一端连接电源AVDD，另一端连接第一电阻R1的一端。第一电阻R1的另一端连接第二电阻R2的一端，并且连接第三开关S3的一端。第二电阻R2的另一端连接第二开关S2的一端，该第二开关S2的另一端接地。第三开关S3的另一端作为启动电路的输出端，连接至压控振荡器24的输入端，例如连接至图5所示压控振荡器24的第三PMOS晶体管的栅极和第一放大器的正相输入端。
例如，当三个开关S1、S2和S3关闭时，可以向电荷泵和压控振荡器输出启动信号(即启动电压)，从而启动锁相环。当锁相环启动后，打开三个开关S1、S2和S3。
又例如，可以首先使用系统的复位信号来产生脉冲信号，该脉冲信号的高电平持续时间至少几十纳秒；然后一旦锁相环复位，高电平脉冲信号将关闭三个开关S1、S2和S3，并且将环路滤波器的电容充电到初始电平，该初始电平可以向电荷泵和压控振荡器供应合适的直流偏置电流以初始化锁相环；当高电平脉冲回到低电平时，开关S1、S2和S3打开，并且锁相环环路开始正常的锁相处理。
在一些实施例中，第一电阻R1和第二电阻R2的电阻值相等，这可以使得启动信号的电压为这里VAVDD＝VDD。
至此，已经详细描述了本发明的自偏置锁相环。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (11)

1.一种自偏置锁相环，其特征在于，包括：
鉴频鉴相器，检测输入信号和反馈信号的频差和相差，产生脉冲控制信号；
电荷泵，根据所述鉴频鉴相器输出的脉冲控制信号产生充电或放电电流Icp，并将所述充电或放电电流Icp输出至环路滤波器；以及接收来自所述环路滤波器的控制电压Vctrl，并将所述充电或放电电流Icp调节成与所述控制电压Vctrl呈线性关系；
环路滤波器，根据从所述电荷泵输入的充电或放电电流Icp产生控制电压Vctrl，并将所述控制电压Vctrl输出至压控振荡器和所述电荷泵；
压控振荡器，根据输入的所述控制电压Vctrl产生输出信号，并将所述输出信号输出至分频器；并将所述输出信号的频率fVCO调节成正比于所述控制电压Vctrl；以及
分频器，将所述压控振荡器的输出信号分频，产生输入所述鉴频鉴相器的反馈信号。
2.根据权利要求1所述自偏置锁相环，其特征在于，
所述电荷泵包括：
电流产生单元，用于根据所述鉴频鉴相器输出的脉冲控制信号产生充电或放电电流Icp；
压控电流单元，与所述电流产生单元连接，用于接收来自所述环路滤波器的控制电压Vctrl，并将所述充电或放电电流Icp调节成与所述控制电压Vctrl呈线性关系。
3.根据权利要求2所述自偏置锁相环，其特征在于，
所述压控电流单元包括：
第一PMOS晶体管，包括：第一源极、第一漏极和第一栅极；所述第一源极连接电源；所述第一漏极连接至所述电流产生单元的第一NMOS晶体管的漏极和栅极，所述第一NMOS晶体管的源极接地；所述第一栅极与所述环路滤波器的电压输出端连接；以及
第二PMOS晶体管，包括：第二源极、第二漏极和第二栅极；所述第二源极连接电源；所述第二漏极连接至所述电流产生单元的第二NMOS晶体管的漏极和所述电流产生单元的第三NMOS晶体管的栅极，所述第二NMOS晶体管的源极连接所述第三NMOS晶体管的漏极，所述第三NMOS晶体管的源极接地；所述第二栅极与所述环路滤波器的电压输出端连接；
其中，所述第一PMOS晶体管和所述第二PMOS晶体管的工作状态均处于线性区。
4.根据权利要求1所述自偏置锁相环，其特征在于，
所述压控振荡器包括：压控频率单元与振荡单元；
所述压控频率单元用于将所述输出信号的频率fVCO调节成正比于所述控制电压Vctrl，包括：
第三PMOS晶体管，包括：第三栅极、第三漏极和第三源极；所述第三源极连接电源，所述第三栅极与所述环路滤波器的电压输出端相连；
第四PMOS晶体管，包括：第四栅极、第四漏极和第四源极；所述第四源极与所述第三漏极相连，所述第四漏极与所述振荡单元的电压输入端相连；
第一放大器，所述第一放大器的正相输入端与所述环路滤波器的电压输出端连接，反相输入端和输出端均与所述第四栅极连接；
其中，所述第三PMOS晶体管的工作状态处于线性区，所述第四PMOS晶体管的工作状态处于饱和区。
5.根据权利要求4所述自偏置锁相环，其特征在于，
所述压控振荡器还包括：缓冲驱动单元，所述缓冲驱动单元与所述振荡单元的输出端相连。
6.根据权利要求4所述自偏置锁相环，其特征在于，
所述振荡单元包括：首尾依次相连的N个反相器，第N个反相器的输出端为所述振荡单元的输出端，所述N为大于等于3的奇数。
7.根据权利要求1所述自偏置锁相环，其特征在于，还包括：
启动电路，用于向所述电荷泵和所述压控振荡器输出启动信号。
8.根据权利要求7所述自偏置锁相环，其特征在于，
所述启动电路包括：
第一开关、第二开关、第三开关、第一电阻和第二电阻；
所述第一开关的一端连接电源，另一端连接所述第一电阻的一端；所述第一电阻的另一端连接所述第二电阻的一端，并且连接所述第三开关的一端；所述第二电阻的另一端连接所述第二开关的一端，所述第二开关的另一端接地；所述第三开关的另一端作为所述启动电路的输出端，连接至所述压控振荡器的输入端。
9.根据权利要求8所述自偏置锁相环，其特征在于，
所述第一电阻和所述第二电阻的电阻值相等。
10.根据权利要求2所述自偏置锁相环，其特征在于，
所述电流产生单元包括：
PMOS镜像偏置电路、NMOS镜像偏置电路以及电流镜像单元；
所述电流镜像单元包括：
第五PMOS晶体管、第六PMOS晶体管、第七PMOS晶体管、第八PMOS晶体管、第二放大器、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管和第七NMOS晶体管。
11.根据权利要求10所述自偏置锁相环，其特征在于，
所述第五PMOS晶体管的源极连接电源，所述第五PMOS晶体管的栅极连接所述PMOS镜像偏置电路的第一输出端，所述第五PMOS晶体管的漏极连接所述第六PMOS晶体管的源极；
所述第六PMOS晶体管的栅极连接所述PMOS镜像偏置电路的第二输出端，所述第六PMOS晶体管的漏极连接所述第七PMOS晶体管的源极和所述第八PMOS晶体管的源极；
所述第七PMOS晶体管的漏极连接所述第六NMOS晶体管的漏极，并且连接所述第二放大器的输出端和反相输入端；所述第八PMOS晶体管的漏极连接所述第七NMOS晶体管的漏极，并且连接所述第二放大器的正相输入端；并且所述第八PMOS晶体管的漏极作为电荷泵的输出端，连接至所述环路滤波器的输入端；所述第七PMOS晶体管和所述第八PMOS晶体管的栅极分别作为第一脉冲控制信号UP的差分输入端；
所述第六NMOS晶体管和所述第七NMOS晶体管的栅极分别作为第二脉冲控制信号DN的差分输入端；所述第六NMOS晶体管和所述第七NMOS晶体管的源极均连接至所述第五NMOS晶体管的漏极；
所述第五NMOS晶体管的栅极连接所述NMOS镜像偏置电路的第二输出端；所述第五NMOS晶体管的源极连接所述第四NMOS晶体管的漏极；
所述第四NMOS晶体管的栅极连接所述NMOS镜像偏置电路的第一输出端；所述第四NMOS晶体管的源极接地。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106933090A (zh) * 2017-04-12 2017-07-07 哈尔滨工业大学 基于标准尺及光速不变原理构建的时间定时装置
CN107508597A (zh) * 2017-08-07 2017-12-22 湖南国科微电子股份有限公司 双环路滤波的锁相环电路
CN107959476A (zh) * 2018-01-04 2018-04-24 湖南融创微电子有限公司 低功耗电流饥饿型振荡器电路
CN109104788A (zh) * 2018-08-20 2018-12-28 深圳市富满电子集团股份有限公司 一种高压供电电路及开环控制电源系统
CN111917412A (zh) * 2020-08-17 2020-11-10 成都华微电子科技有限公司 用于带宽可调锁相环的可编程电荷泵电路
CN112910460A (zh) * 2021-01-18 2021-06-04 龙迅半导体（合肥）股份有限公司 一种锁相环及相关装置
CN113315509A (zh) * 2021-05-26 2021-08-27 深圳市国微电子有限公司 锁相环电路及通信芯片
CN113922818A (zh) * 2021-09-23 2022-01-11 南京美辰微电子有限公司 一种自偏置结构的锁相环电路
CN115987252A (zh) * 2023-01-12 2023-04-18 深圳市安耐科电子技术有限公司 一种三角波信号产生电路及电子设备
CN117081513A (zh) * 2023-10-16 2023-11-17 成都电科星拓科技有限公司 一种压控振荡器增益放大方法与电路、锁相环及时钟芯片

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102622304B1 (ko) * 2019-01-03 2024-01-09 에스케이하이닉스 주식회사 클록 발생기 및 이를 포함하는 이미지 센서
US11533059B1 (en) * 2021-06-29 2022-12-20 Infineon Technologies Ag Frequency generation with dynamic switching between closed-loop operation and open-loop operation

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6163184A (en) * 1998-12-09 2000-12-19 Lucent Technologies, Inc. Phase locked loop (PLL) circuit
CN1369138A (zh) * 2000-06-05 2002-09-11 三菱电机株式会社 时钟同步装置
US20080186066A1 (en) * 2006-01-10 2008-08-07 Samsung Electronics Co., Ltd. Phase locked loop and phase locking method
US20080231346A1 (en) * 2007-03-25 2008-09-25 Kenneth Wai Ming Hung Charge pump circuit with dynamic curent biasing for phase locked loop
CN101572549A (zh) * 2008-05-04 2009-11-04 中芯国际集成电路制造(上海)有限公司 自偏置锁相环和锁相方法
US20110063004A1 (en) * 2009-09-14 2011-03-17 Sunplus Technology Co., Ltd. Frequency synthesis system with self-calibrated loop stability and bandwidth
CN102136840A (zh) * 2011-04-22 2011-07-27 上海宏力半导体制造有限公司 自偏置锁相环

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7728688B2 (en) 2006-12-07 2010-06-01 Intel Corporation Power supply circuit for a phase-locked loop
US7639093B2 (en) 2006-12-30 2009-12-29 Tialinx, Inc. Voltage-controlled oscillator having independent output frequency and amplitude
KR101515099B1 (ko) * 2008-10-07 2015-04-24 삼성전자주식회사 전하펌프, 전하펌프 보정 장치 및 이를 포함한 위상 동기 루프
JP5682281B2 (ja) * 2010-12-15 2015-03-11 富士通セミコンダクター株式会社 Ｐｌｌ回路
TWI466448B (zh) * 2012-02-01 2014-12-21 Novatek Microelectronics Corp 鎖相迴路系統
CN103036422A (zh) * 2012-12-12 2013-04-10 电子科技大学 一种用于电荷泵锁相环的电荷泵电路
CN104601168B (zh) 2013-10-31 2018-07-10 中芯国际集成电路制造(上海)有限公司 自偏置锁相环
KR102204174B1 (ko) * 2014-01-13 2021-01-18 한국전자통신연구원 전하 펌프 회로 및 이를 포함하는 위상 고정 루프

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6163184A (en) * 1998-12-09 2000-12-19 Lucent Technologies, Inc. Phase locked loop (PLL) circuit
CN1369138A (zh) * 2000-06-05 2002-09-11 三菱电机株式会社 时钟同步装置
US20080186066A1 (en) * 2006-01-10 2008-08-07 Samsung Electronics Co., Ltd. Phase locked loop and phase locking method
US20080231346A1 (en) * 2007-03-25 2008-09-25 Kenneth Wai Ming Hung Charge pump circuit with dynamic curent biasing for phase locked loop
CN101572549A (zh) * 2008-05-04 2009-11-04 中芯国际集成电路制造(上海)有限公司 自偏置锁相环和锁相方法
US20110063004A1 (en) * 2009-09-14 2011-03-17 Sunplus Technology Co., Ltd. Frequency synthesis system with self-calibrated loop stability and bandwidth
CN102136840A (zh) * 2011-04-22 2011-07-27 上海宏力半导体制造有限公司 自偏置锁相环

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106933090B (zh) * 2017-04-12 2019-04-16 哈尔滨工业大学 基于标准尺及光速不变原理构建的时间定时装置
CN106933090A (zh) * 2017-04-12 2017-07-07 哈尔滨工业大学 基于标准尺及光速不变原理构建的时间定时装置
CN107508597A (zh) * 2017-08-07 2017-12-22 湖南国科微电子股份有限公司 双环路滤波的锁相环电路
CN107959476A (zh) * 2018-01-04 2018-04-24 湖南融创微电子有限公司 低功耗电流饥饿型振荡器电路
CN107959476B (zh) * 2018-01-04 2024-04-19 湖南融创微电子有限公司 低功耗电流饥饿型振荡器电路
CN109104788B (zh) * 2018-08-20 2024-02-06 富满微电子集团股份有限公司 一种高压供电电路及开环控制电源系统
CN109104788A (zh) * 2018-08-20 2018-12-28 深圳市富满电子集团股份有限公司 一种高压供电电路及开环控制电源系统
CN111917412A (zh) * 2020-08-17 2020-11-10 成都华微电子科技有限公司 用于带宽可调锁相环的可编程电荷泵电路
CN111917412B (zh) * 2020-08-17 2022-06-03 成都华微电子科技股份有限公司 用于带宽可调锁相环的可编程电荷泵电路
CN112910460A (zh) * 2021-01-18 2021-06-04 龙迅半导体（合肥）股份有限公司 一种锁相环及相关装置
CN113315509A (zh) * 2021-05-26 2021-08-27 深圳市国微电子有限公司 锁相环电路及通信芯片
CN113922818A (zh) * 2021-09-23 2022-01-11 南京美辰微电子有限公司 一种自偏置结构的锁相环电路
CN113922818B (zh) * 2021-09-23 2024-04-12 南京美辰微电子有限公司 一种自偏置结构的锁相环电路
CN115987252B (zh) * 2023-01-12 2023-11-24 深圳市安耐科电子技术有限公司 一种三角波信号产生电路及电子设备
CN115987252A (zh) * 2023-01-12 2023-04-18 深圳市安耐科电子技术有限公司 一种三角波信号产生电路及电子设备
CN117081513B (zh) * 2023-10-16 2024-01-30 成都电科星拓科技有限公司 一种压控振荡器增益放大方法与电路、锁相环及时钟芯片
CN117081513A (zh) * 2023-10-16 2023-11-17 成都电科星拓科技有限公司 一种压控振荡器增益放大方法与电路、锁相环及时钟芯片

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