CN106160738B - 环形压控振荡器电路 - Google Patents

Abstract

本申请提供了一种环形压控振荡器电路。该振荡器电路包括用于抑制电源噪声的噪声抑制单元与振荡单元，噪声抑制单元包括第一PMOS晶体管、第二PMOS晶体管与放大器，其中，第一PMOS晶体管包括第一栅极、第一漏极与第一源极，第一源极与电源端相连，第一栅极与电压控制端相连；第二PMOS晶体管包括第二栅极、第二漏极与第二源极，第二源极与第一漏极相连，第二漏极与振荡单元的电压端相连；放大器，放大器的正相输入端与电压控制端相连，反相输入端与第二源极或第二栅极相连，输出端与第二栅极相连。该环形压控振荡器电路提高了电源抑制比，且不包含电容等耗费芯片面积的器件，通过结构简单的噪声抑制单元达到了抑制电源噪声的效果。

Description

环形压控振荡器电路

技术领域

本申请涉及半导体集成电路领域，具体而言，涉及一种环形压控振荡器电路。

背景技术

锁相环(Phase Locked Loop，PLL)是通信系统、时钟芯片与各类SOC中的核心电路，其输出信号的频谱噪声、抖动等指标都非常关键，直接影响系统的整体性能。

压控振荡器(Voltage-Controlled Oscillator，VCO)是PLL中的核心模块，当其输入电压在一定范围内变化时，其输出端可以得到连续可变频率的电压信号。环形压控振荡器是VCO中较重要的一种，通过将延时单元电路(常用反相器实现)首尾相连形成反馈环路产生稳定的振荡电压波形，通过锁相环调节控制电压，压控振荡器的输出信号频率也会随之相应改变。

环形压控振荡器设计的核心思想是尽量降低输出信号的相位噪声，而来自振荡器电路电源端的噪声耦合经常会超过电路本身的热噪声和1/f噪声占据主导地位，因此如何抑制电源噪声对振荡器而言非常重要。

目前通常采用LDO(Low-drop output)模块来提高电源抑制比，即抑制电源噪声对振荡器输出噪声的影响。论文“Analysis and Design Techniques for Supply-NoiseMitigation in Phase-Locked Loops”中在电源VDD上加LDO以提高电源抑制比改善电源噪声对锁相环噪声的恶化，如图1所示，VDD经过LDO后最终输出Vout，该方案可以很好的解决电源噪声恶化锁相环噪声的问题，但缺点也比较明显。Vin通常为带隙基准参考电压输入，其产生电路及自身噪声滤波电路都需要一定的电路及芯片面积来实现，而且该LDO本身的电容Cd和Cc也具有一定的面积代价。

论文“A 1.8V Low-Jitter CMOS Ring Oscillator with Supply Regulation”也公开了带有电源噪声抑制模块的环形振荡器，如图2所示，电源噪声抑制电路包括带隙基准电压产生器，RC滤波电路，LDO模块，输出级滤波电容C等模块，1.8V电源经过LDO后产生0.9V电压供给VCO。除了LDO模块部分对电源低频噪声的抑制，MN1晶体管以及对应RC的引入也很好的抑制了电源噪声中的高频部分。该方案可以解决电源噪声恶化振荡器噪声的问题，但同样也有着电路结构复杂，MOS晶体管、电容过多，面积较大的缺点。

所以，亟需一种能够抑制电源噪声恶化环形压控振荡器电路噪声，并且电路结构简单不包含电容的环形压控振荡器电路。

发明内容

本申请旨在提供一种环形压控振荡器电路，以解决现有技术中电源噪声抑制单元的电路比较复杂，电容过多并且面积较大的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种环形压控振荡器电路，该环形压控振荡器电路包括用于抑制电源噪声的噪声抑制单元与振荡单元，上述噪声抑制单元包括第一PMOS晶体管、第二PMOS晶体管与放大器，上述第一PMOS晶体管包括第一栅极、第一漏极与第一源极，上述第一源极与电源端相连，第一栅极与电压控制端相连；第二PMOS晶体管包括第二栅极、第二漏极与第二源极，上述第二源极与上述第一漏极相连，上述第二漏极与上述振荡单元的电压端相连；放大器，上述放大器的正相输入端与上述电压控制端相连，反相输入端与上述第二源极或上述第二栅极相连，输出端与上述第二栅极相连。

进一步地，上述环形压控振荡器电路还包括缓冲驱动单元，缓冲驱动单元与上述振荡单元的输出端相连。

进一步地，上述缓冲驱动单元包括反相器。

进一步地，上述振荡单元包括首尾依次相连的N个反相器，第N个反相器的输出端为上述振荡单元的输出端，N为大于等于3的奇数。

进一步地，上述反相器为CMOS反相器。

进一步地，上述第一PMOS晶体管的工作状态处于线性区。

进一步地，上述放大器为单级差分放大器。

进一步地，上述单级差分放大器包括第一NMOS晶体管、第二NMOS晶体管、第三PMOS晶体管与第四PMOS晶体管，其中，上述第一NMOS晶体管的源极接地；上述第二NMOS晶体管的源极接地；上述第三PMOS晶体管的源极与上述电源端相连，第三PMOS晶体管的漏极与上述第一NMOS晶体管的漏极相连，第三PMOS晶体管的栅极与电压输入端的正极相连；上述第四PMOS晶体管的源极与上述电源端相连，第四PMOS晶体管的漏极与上述第二NMOS晶体管的漏极相连，第四PMOS晶体管的栅极与电压输入端的负极相连，第四PMOS晶体管的漏极与电压输出端相连。

应用本申请的技术方案，环形压控振荡器电路中噪声抑制单元的第一PMOS晶体管将电压控制端的可变电压Vtune转换为可变电流，进而调节振荡器电路的输出频率，放大器与第二PMOS晶体管通过负反馈增强电源抑制比，即增强了振荡单元的电压输入端的输入电压VREG抵御电源端的电压AVDD噪声干扰的能力。当反相输入端与上述第二源极相连时，若放大器与第二PMOS晶体管的电压增益分别为A与G2，由电压负反馈原理可得，低频处振荡单元的VREG到AVDD的抑制比将提高(1+A)G2倍；当反相输入端与上述第二栅极相连时，放大器低频增益A近似为1，低频处振荡单元的VREG到AVDD的抑制比将提高2*G2倍。

因此，该环形压控振荡器电路提高了电源抑制比，抑制了电源噪声对振荡单元的影响，并且该环形压控振荡器电路中不包含电容等耗费芯片面积的器件，仅通过第一PMOS晶体管、第二PMOS晶体管与放大器就解决了电源噪声恶化振荡器噪声的问题，即通过结构较简单的噪声抑制单元达到了抑制电源噪声的效果。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了现有技术中的一种环形压控振荡器电路的噪声抑制单元的结构示意图；

图2示出了现有技术中的另一种环形压控振荡器电路的噪声抑制单元的结构示意图；

图3示出了本申请一种优选实施方式中的环形压控振荡器电路的结构示意图；

图4示出了本申请另一种优选实施方式中的环形压控振荡器电路的结构示意图；

图5示出了图4所示的环形压控振荡器电路的输出波形图；

图6示出了图4所示的环形压控振荡器电路的VREG到电源AVDD的电源抑制比的仿真结果示意图；以及

图7示出了本申请一种优选环形压控振荡器电路中的单级差分放大器的结构示意图。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。

现在，将参照附图更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。

正如背景技术所介绍的，现有技术中提高电源抑制比电源噪声抑制单元的电路结构比较复杂，电容过多并且面积较大，为了解决上述问题，本申请提出了一种环形压控振荡器电路。

本申请的一种优选的实施方式中，提供了一种环形压控振荡器电路，如图3所示，该环形压控振荡器电路包括用于抑制电源噪声的噪声抑制单元10与振荡单元30，上述噪声抑制单元10包括第一PMOS晶体管11、第二PMOS晶体管13与放大器15。上述第一PMOS晶体管11包括第一栅极、第一漏极与第一源极，上述第一源极与电源端相连，即与AVDD端相连，第一栅极与电压控制端相连，即与Vtune端相连；第二PMOS晶体管13包括第二栅极、第二漏极与第二源极，上述第二源极与上述第一漏极相连，上述第二漏极与上述振荡单元的电压输入端相连，即与VREG端相连；放大器15，上述放大器15的正相输入端与Vtune端相连，反相输入端与上述第二源极或上述第二栅极相连，输出端与上述第二栅极相连。图3示出了反相输入端与上述第二源极相连的环形压控振荡器电路，图4示出了反相输入端与上述第二栅极相连的环形压控振荡器电路。

上述环形压控振荡器电路中噪声抑制单元10的第一PMOS晶体管11将可变电压Vtune转换为可变电流，形成可变偏置电流供给振荡单元，振荡单元的振荡频率正比于偏置电流大小，因此可变电压Vtune可以调节环形压控振荡器电路的输出频率。放大器15与第二PMOS晶体管13通过负反馈增强电源抑制比，即增强了振荡单元30的VREG抵御AVDD噪声干扰的能力。当反相输入端与上述第二源极相连时，若放大器15与第二PMOS晶体管13的电压增益分别为A与G2，由电压负反馈原理可得，低频处振荡单元30的VREG到AVDD的抑制比将提高(1+A)G2倍；当反相输入端与上述第二栅极相连时，放大器15低频增益A近似为1，低频处振荡单元30的VREG到AVDD的抑制比将提高2*G2倍，图5示出了图4所示的环形压控振荡器电路的输出波形，该输出波形具有稳定的振荡幅度，通过横坐标可以得到该输出波形的振荡周期为662ps，即频率为1.51GHz，所以由此可以证明此环形压控振荡器电路工作正常。图6为振荡器内部电压VREG到电源AVDD的电源抑制比仿真结果。可以看出该结构在全频带内对电源噪声都有一定的抑制效果，从而改善实际应用中振荡器的噪声特性。

因此，该环形压控振荡器电路提高了电源抑制比，抑制了电源噪声对振荡单元30的影响，并且该环形压控振荡器电路中不包含电容等耗费芯片面积的器件，仅通过第一PMOS晶体管11、第二PMOS晶体管13与放大器15就解决了电源噪声恶化振荡器噪声的问题，即通过结构较简单的噪声抑制单元10达到了抑制电源噪声的效果。

为了提高振荡单元的带负载能力，如图3与图4所示，本申请优选上述环形压控振荡器电路还包括缓冲驱动单元50，上述缓冲驱动单元50与上述振荡单元30的输出端相连。

本申请的一种优选的实施方式中，如图3与图4所示优选上述缓冲驱动单元50包括CMOS反相器55，通过反相器的增强作用来实现增强振荡单元的带负载能力的目的。

本申请的一种优选的实施方式中，上述振荡单元30包括首尾依次相连的N个反相器，N个上述反相器，第N个反相器的输出端为上述振荡单元的输出端，上述N为大于等于3的奇数，图4示出了包含3个首尾依次相连的反相器，分别是第一反相器31、第二反相器33与第三反相器35，第一反相器31的输出端与第二反相器33的输入端相连，第二反相器的输出端与第三反相器的输入端相连，第三反相器35的输出端为振荡单元30的输出端，并且第三反相器35的输出端与第一反相器31的输入端相连。三个反相器均包含有两个连接端，其中一个连接端连接至高电平和另外一个连接端连接至低电平。

为了降低反相器的静态功耗，同时提高其抗干扰能力、电源利用率与带负载能力，本申请优选上述反相器为CMOS反相器。

本申请的又一种实施方式中，上述第一PMOS晶体管工作状态处于线性区(可变电阻区)，工作在该区域中，可以通过改变栅源间电压的大小(即压控的方式)，来改变其源漏等效电阻的阻值。该晶体管的源漏等效电阻Ron＝1/[Up*Cox*(W/L)(Vgs-Vth)]，其中，Up为空穴迁移率，Cox为栅氧电容，W/L为宽长比，Vgs为(AVDD-Vtune)，Vth为第一PMOS晶体管阈值电压。

为了简化电路，使放大器不需要额外的偏置电压，并且提高放大器的增益带宽积，使其在较宽频率范围内获得良好的电源抑制比，优选上述放大器为单级差分放大器。

本申请的另一种优选方式中，如图7所示，优选上述单级差分放大器包括第一NMOS晶体管N1、第二NMOS晶体管N2、第三PMOS晶体管P3与第四PMOS晶体管P4，N1的源极与N2的源极均接地；P3的源极与上述电源端AVDD相连，P3的漏极与N1的漏极相连，P3的栅极与电压输入端的正极Vin+相连；P4的源极与上述AVDD端相连，P4的漏极与N2的漏极相连，P4的栅极与电压输入端的负极Vin-相连，P4的漏极与电压输出端Vout相连。这样的单级差分放大器将差模信号与共模信号区别处理，能放大有益的差模信号，抑制通常是干扰信号的共模信号，能够进一步提高噪声抑制单元抑制电源噪声的能力。

从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：

本申请的环形压控振荡器电路中噪声抑制单元的第一PMOS晶体管将可变电压Vtune转换为可变电流，形成可变偏置电流供给振荡单元，振荡单元的振荡频率正比于偏置电流大小，因此可变电压Vtune可以调节环形压控振荡器电路的输出频率。放大器与第二PMOS晶体管通过负反馈增强电源抑制比，即增强了振荡单元的VREG抵御AVDD噪声干扰的能力。当反相输入端与第二源极相连时，若放大器与第二PMOS晶体管的电压增益分别为A与G2，由电压负反馈原理可得，低频处振荡单元的VREG到AVDD的抑制比将提高(1+A)G2倍；当反相输入端与第二栅极相连时，放大器低频增益A近似为1，低频处振荡单元的VREG到AVDD的抑制比将提高2*G2倍。

因此，该环形压控振荡器电路提高了电源抑制比，抑制了电源噪声对振荡单元的影响，并且该环形压控振荡器电路中不包含电容等耗费芯片面积的器件，仅通过第一PMOS晶体管、第二PMOS晶体管与放大器就解决了电源噪声恶化振荡器噪声的问题，即通过结构较简单的噪声抑制单元达到了抑制电源噪声的效果。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (8)

1.一种环形压控振荡器电路，其特征在于，所述环形压控振荡器电路包括用于抑制电源噪声的噪声抑制单元与振荡单元，所述噪声抑制单元包括：

第一PMOS晶体管，包括第一栅极、第一漏极与第一源极，所述第一源极与电源端相连，第一栅极与电压控制端相连；

第二PMOS晶体管，包括第二栅极、第二漏极与第二源极，所述第二源极与所述第一漏极相连，所述第二漏极与所述振荡单元的电压端相连；

放大器，所述放大器的正相输入端与所述电压控制端相连，反相输入端与所述第二源极或所述第二栅极相连，输出端与所述第二栅极相连。

2.根据权利要求1所述的环形压控振荡器电路，其特征在于，所述环形压控振荡器电路还包括缓冲驱动单元，所述缓冲驱动单元与所述振荡单元的输出端相连。

3.根据权利要求2所述的环形压控振荡器电路，其特征在于，所述缓冲驱动单元包括反相器。

4.根据权利要求1所述的环形压控振荡器电路，其特征在于，所述振荡单元包括首尾依次相连的N个反相器，第N个反相器的输出端为所述振荡单元的输出端，所述N为大于等于3的奇数。

5.根据权利要求4所述的环形压控振荡器电路，其特征在于，所述反相器为CMOS反相器。

6.根据权利要求1所述的环形压控振荡器电路，其特征在于，所述第一PMOS晶体管的工作状态处于线性区。

7.根据权利要求1所述的环形压控振荡器电路，其特征在于，所述放大器为单级差分放大器。

8.根据权利要求7所述的环形压控振荡器电路，其特征在于，所述单级差分放大器包括：

第一NMOS晶体管，所述第一NMOS晶体管的源极接地；

第二NMOS晶体管，所述第二NMOS晶体管的源极接地，所述第一NMOS晶体管的栅极与所述第二NMOS晶体管的栅极相连且均与所述第一NMOS晶体管的漏极相连；

第三PMOS晶体管，所述第三PMOS晶体管的源极与所述电源端相连，所述第三PMOS晶体管的漏极与所述第一NMOS晶体管的漏极相连，所述第三PMOS晶体管的栅极与电压输入端的正极相连；

第四PMOS晶体管，所述第四PMOS晶体管的源极与所述电源端相连，所述第四PMOS晶体管的漏极与所述第二NMOS晶体管的漏极相连，所述第四PMOS晶体管的栅极与电压输入端的负极相连，所述第四PMOS晶体管的漏极与电压输出端相连。