JP4889761B2 - 電圧制御発振器 - Google Patents

Description

本発明は、制御入力電圧に応じた周波数で発振する電圧制御発振器（Voltage-Controlled Oscillator：ＶＣＯ）に関し、より詳細には、ＬＣ共振型電圧制御発振器（ＬＣ−ＶＣＯ）に関する。

ＬＣ共振型電圧制御発振器の位相雑音（Phase Noise）は、ＬＣ共振器におけるＳ／Ｎ比（Signal-to-Noise Ratio：信号対雑音比）で決まる。ここで、信号電圧 ｖ_sig 及びノイズ電圧 ｖ_n の二乗平均値は、ボルツマン係数 ｋ 、絶対温度 Ｔ 、ＬＣ共振器（ＬＣタンク）の並列インピーダンス Ｒ_t 、信号電流振幅 Ｉ_sig を用いて、下記のように表される。
ｖ_sig ² ＝ Ｒ_t ²Ｉ_sig ²
ｖ_n ² ＝ ４ｋＴＲ_t

したがって、Ｓ／Ｎ比の二乗平均値は、下記のように表される。
（Ｓ／Ｎ）² ＝ Ｒ_tＩ_sig ²／４ｋＴ
上式より、信号振幅を増大させるほど、位相雑音は改善されることがわかる。ただし、信号振幅は電源電圧で制限されるため、ＶＣＯを低電源電圧で動作させるときには位相雑音は劣化する。

従来、低電源電圧で動作するＶＣＯとして、変成器帰還（Transformer-Feedback：ＴＦ）ＶＣＯが提案されている（下記の非特許文献１参照）。この変成器帰還ＶＣＯでは、クロスカップリングされたトランジスタ対（pair）における各ソースノードの電圧が、変成器により０［Ｖ］以下に下げられ、ＬＣ共振器での電圧振幅が大きくされる。しかし、雑音感度（ＩＳＦ：Impulse Sensitivity Function）が大きい状態で電流が流れる動作を行うため、この方式による低位相雑音化は困難である。

一方、Ｃ級（Class-Ｃ）ＶＣＯと呼ばれるＬＣ−ＶＣＯが提案されている（下記の非特許文献２及び３参照）。このＶＣＯは、クロスカップリングされたトランジスタ対を持つＬＣ−ＶＣＯにおいて、トランジスタのゲート部分をキャパシタで直流カットし、ゲートバイアスを閾値以下にすることで、あたかもＣ級増幅器のような動作をさせるように構成されている。

ＶＣＯにおいて、熱雑音から位相雑音へのＩＳＦは、発振の位相により異なる。すなわち、発振電圧の振幅が大きくなる位相にあるほど、ＩＳＦは小さくなる。Ｃ級ＶＣＯは、ＩＳＦの小さい位相範囲においてのみ電流を流すことにより、低位相雑音化を実現するものである。しかし、Ｃ級ＶＣＯでは、ゲートバイアスを閾値電圧以下まで下げる必要がある。そのため、低電源電圧の条件下では、振幅を十分に大きくすることができず、発振しない場合がある。また、低振幅の条件下では、Ｃ級ＶＣＯの利点を生かすべく導通角（Conduction Angle）を小さくすることができず、目的の低位相雑音化を達成することができない。

K. Kwok, and H. C. Luong, "Ultra-Low-Voltage High-Performance CMOS VCOs Using Transformer Feedback," IEEE JSSC, vol. 40, no. 3, pp. 652-660, March 2005. A. Mazzanti, and P. Andreani, "Class-C Harmonic CMOS VCOs, With a General Result on Phase Noise," IEEE JSSC, vol. 43, no. 12, pp. 2716-2729, Dec. 2008. A. Mazzanti, and P. Andreani, "A 1.4mW 4.90-to-5.65 GHz Class-C CMOS VCO with an Average FoM of 194.5 dBc/Hz," ISSCC, No. 26-2, Feb. 2008.

本発明は、上述した問題点に鑑みてなされたものであり、その目的は、低電源電圧の条件下にあっても、安定した発振の起動及び持続を保証しつつ低位相雑音化を達成することができる電圧制御発振器を提供することにある。

上記目的を達成するために、本発明によれば、制御入力電圧に応じてインピーダンスが変化するＬＣ並列共振回路と、該ＬＣ並列共振回路に負性抵抗を導入する負性抵抗回路と、を含む電圧制御発振器であって、該負性抵抗回路が、少なくとも、該ＬＣ並列共振回路に並列に設けられ、キャパシタを介してクロスカップリングされた第一のトランジスタ対を有し、該第一のトランジスタ対の各トランジスタのゲート又はベースが第一のバイアス電圧にバイアスされて、Ｃ級増幅動作をする第一の増幅回路と、該ＬＣ並列共振回路に並列に設けられ、キャパシタを介してクロスカップリングされた第二のトランジスタ対を有し、該第二のトランジスタ対の各トランジスタのゲート又はベースが該第一のバイアス電圧と異なる第二のバイアス電圧にバイアスされて、Ｃ級増幅動作をする第二の増幅回路と、を具備する電圧制御発振器が提供される。

本発明に係る電圧制御発振器においては、クロスカップリングされたトランジスタ対を有する増幅回路が並列に二重（デュアル）に設けられ、それぞれの直流バイアスが異なる電圧に設定されて、異なる導通角のＣ級増幅動作が行われる。そのため、比較的狭い導通角を実現する増幅回路は低位相雑音化用として機能し、一方、比較的広い導通角を実現する増幅回路は発振保証用として機能する。その結果、本発明に係る電圧制御発振器は、低電源電圧の条件下にあっても、安定した発振の起動及び持続を保証しつつ、低位相雑音化を実現する。

本発明による電圧制御発振器（ＶＣＯ）の一実施形態を示す回路図である。 図１に示されるＶＣＯの一方の出力信号電圧（ドレイン電圧）並びに一方及び他方のゲート電圧の変化を示す波形図である。 図１のＶＣＯに流れる電流の変化を、従来のＣ級ＶＣＯと比較しつつ示す波形図である。 （Ａ）及び（Ｂ）は、図１に示される電圧制御発振器（ＶＣＯ）における各増幅回路の変形例を示す図である。 本発明による電圧制御発振器（ＶＣＯ）の他の実施形態を示す回路図である。 （Ａ）及び（Ｂ）は、図５に示される電圧制御発振器（ＶＣＯ）における各増幅回路の変形例を示す図である。

以下、添付図面を参照して本発明の実施形態について説明する。図１は、本発明による電圧制御発振器（ＶＣＯ）の一実施形態を示す回路図である。図１に示されるように、このＶＣＯは、ＬＣ並列共振回路（ＬＣタンク回路）１００と、第一の増幅回路１２０と、第二の増幅回路１４０と、を含む。

ＬＣ並列共振回路１００は、図１に示されるように、インダクタ Ｌ 、二つの固定キャパシタ Ｃ₀₁ 及び Ｃ₀₂ 、並びに二つの可変キャパシタ Ｃ₀₃ 及び Ｃ₀₄ を含むループである。インダクタ Ｌ の中間タップは、電源電圧（Supply Voltage）Ｖ_DD に接続されている。また、可変キャパシタ Ｃ₀₃ 及び Ｃ₀₄ は、それらの中間点に接続される入力端子に与えられる制御入力電圧 Ｖ_CTL に応じて、それらの容量を変化させる。インダクタ Ｌ の両端は、ＶＣＯの二つの出力信号電圧 Ｖ_OUT1 及び Ｖ_OUT2 を与える出力端子に接続されている。

第一の増幅回路１２０及び第二の増幅回路１４０は、それぞれ、ＬＣ並列共振回路１００に負性抵抗を導入することにより、共振回路１００が持つ抵抗を打ち消すように、共振回路１００にエネルギーを補給する負性抵抗回路として機能する。すなわち、それらに含まれるＮチャネルＭＯＳ（Metal-Oxide Semiconductor）ＦＥＴ（Field-Effect Transistor：電界効果トランジスタ）は、ＬＣ並列共振回路１００に流れる電流を増大させる。

具体的には、第一の増幅回路１２０は、ＬＣ並列共振回路１００に並列に設けられ、キャパシタ Ｃ₁₁ 及び Ｃ₁₂ を介してクロスカップリングされたトランジスタ（ＮＭＯＳＦＥＴ） Ｑ₁₁ 及び Ｑ₁₂ による第一のトランジスタ対を有する。すなわち、第一の出力信号電圧 Ｖ_OUT1 は、トランジスタ Ｑ₁₁ のドレインに接続されるとともに、直流カット用のキャパシタ Ｃ₁₁ を介してトランジスタ Ｑ₁₂ のゲートに接続されている。同様に、第二の出力信号電圧 Ｖ_OUT2 は、トランジスタ Ｑ₁₂ のドレインに接続されるとともに、直流カット用のキャパシタ Ｃ₁₂ を介してトランジスタ Ｑ₁₁ のゲートに接続されている。トランジスタ Ｑ₁₁ 及び Ｑ₁₂ の各ソースは、ともに接地されている。また、トランジスタ Ｑ₁₁ 及び Ｑ₁₂ の各ゲートは、それぞれ、抵抗器 Ｒ₁₁ 及び Ｒ₁₂ を介して、バイアス電圧 Ｖ_gbias1 に接続されている。

第二の増幅回路１４０も、第一の増幅回路１２０と同様の回路構成を有する。ただし、トランジスタ Ｑ₂₁ 及び Ｑ₂₂ の各ゲートは、Ｖ_gbias1 によりも高いバイアス電圧 Ｖ_gbias2 に接続されている。

図１に示されるＶＣＯは、増幅回路１２０及び１４０による負性抵抗回路の作用により、ＬＣ並列共振回路１００における振動を持続させることで発振する。ＬＣ並列共振回路１００におけるトータルのインダクタンス値を Ｌ 、容量値を Ｃ とすれば、その発振周波数ｆは、次の式で表される。
ｆ＝１／２π√（ＬＣ）

また、ＶＣＯの二つの出力信号電圧 Ｖ_OUT1 及び Ｖ_OUT2 は、それらの振幅を Ａ_t 、一方の位相を φ とすれば、次の式で表されるように、位相の１８０°異なる出力電圧となる。なお、Ｖ_DS は、トランジスタ Ｑ₁₁ のドレイン−ソース電圧である。
Ｖ_OUT1 ＝ Ｖ_DD − Ａ_t ｃｏｓ φ ＝ Ｖ_DS
Ｖ_OUT2 ＝ Ｖ_DD ＋ Ａ_t ｃｏｓ φ
Ａ_t ＜ Ｖ_DD

図２は、一方の出力信号電圧 Ｖ_OUT1 すなわち Ｖ_DS 、トランジスタ Ｑ₁₁ のゲート−ソース電圧 Ｖ_gs1 から閾値電圧 Ｖ_th を引いた電圧 Ｖ_gs1 − Ｖ_th 、及びトランジスタ Ｑ₂₁ のゲート−ソース電圧 Ｖ_gs2 から閾値電圧 Ｖ_th を引いた電圧 Ｖ_gs2 − Ｖ_th についての各電圧波形を示している。横軸は、位相φ（−π[rad]〜＋π[rad]）を示す。

増幅回路１２０及び１４０においては、ゲートバイアス電圧 Ｖ_gbiasn （ｎは０又は１）が、トランジスタの閾値電圧 Ｖ_th に対して、
Ｖ_gbiasn ＋ Ａ_t − Ｖ_th ＞ ０
となるように調整され、更に、前述のように、
Ｖ_gbias1 ＜ Ｖ_gbias2
と設定されている。

トランジスタ Ｑ₁₁ においては、−Φ₁[rad] ＜ φ ＜ ＋Φ₁[rad] 、の位相範囲において、Ｖ_gs1− Ｖ_th ＞ ０ 、となり導通する。この例では、Φ₁＝π／５、である。一方、トランジスタ Ｑ₂₁ においては、−Φ₂[rad] ＜ φ ＜＋Φ₂[rad] 、の位相範囲において、Ｖ_gs2− Ｖ_th ＞ ０ 、となり導通する。この例では、Φ₂＝π／２＞Φ₁ 、である。

その結果、トランジスタ Ｑ₁₁ におけるドレイン−ソース電流 Ｉ_ds1 、及び、トランジスタ Ｑ₂₁ におけるドレイン−ソース電流 Ｉ_ds2 が、図３に示される電流波形を有して流れることとなる。トータルとしての電流 Ｉ_ds1＋Ｉ_ds2 の波形、及び、従来の単一導通（Single Conduction）Ｃ級ＶＣＯによる電流波形（Φ₀＝０．４π）も、図３に示されている。電流 Ｉ_ds1＋Ｉ_ds2 の波形に示されるように、本発明による二重導通（Dual Conduction）Ｃ級ＶＣＯによれば、等価的な導通角を狭めることが可能となる。

そして、狭い導通角 ２Φ₁ を有する電流 Ｉ_ds1 は、ＩＳＦ（Impulse Sensitivity Function）が最も小さくなる位相 φ＝０ 付近の領域において集中して流れることから、低位相雑音化に寄与することとなる。一方、広い導通角 ２Φ₂ を有する電流 Ｉ_ds2 は、発振保証用（スタートアップ用）として安定した発振の起動及び持続を保証する役割を有する。

なお、導通角が大きくなる電流 Ｉ_ds2 側のトランジスタ Ｑ₂₁ 及び Ｑ₂₂ については、そのトランジスタサイズを小さくすることが好ましい。また、振幅から決まる条件下において、できるだけ Ｖ_gbias1 を小さくすることで、導通角 ２Φ₁ を小さくすることが可能である。

図１に示されるＶＣＯは、上述の動作により、ＦｏＭ（Figure of Merit：消費電力及び発振周波数で正規化された位相雑音特性）において、従来の回路方式よりも高い性能を実現することができる。本発明の回路方式と従来の回路方式との比較が下記の表１に示されている。従来の回路方式では、０．３５［Ｖ］程度までの動作が限度であったが、本発明の回路方式では、０．２［ｖ］での動作が可能であり、低位相雑音化と低消費電力化とが可能となる。

図４（Ａ）及び（Ｂ）は、図１に示される電圧制御発振器（ＶＣＯ）における増幅回路１２０及び１４０の各々に対する変形例を示す図である。図１に示される増幅回路は、各トランジスタのソースが直接接地されている。しかし、図４（Ａ）に示されるように、各トランジスタのソースが相互に接続され、その接続点が、一定のバイアス電流 Ｉ_BIAS を流す電流源と交流を流すためのキャパシタ Ｃ_TAIL との並列回路を介して、接地されるようにしてもよい。こうすることで、電流を減らすことができる。あるいは、図４（Ｂ）に示されるように、その電流源 Ｉ_BIAS を、擬似的に電流源を形成する抵抗器 Ｒ_TAIL で置き換えてもよい。

図５は、本発明による電圧制御発振器（ＶＣＯ）の他の実施形態を示す回路図であり、図６（Ａ）及び（Ｂ）は、図５に示される電圧制御発振器（ＶＣＯ）中の各増幅回路に対する変形例を示す図である。図１に示されるＶＣＯでは、各トランジスタとしてＮチャネルＭＯＳＦＥＴが使用されている。しかし、図５に示されるように、ＮチャネルＭＯＳＦＥＴに代えてＰチャネルＭＯＳＦＥＴを使用して増幅回路を構成してもよい。さらに、その場合には、図６（Ａ）及び（Ｂ）に示されるように、各ＰチャネルＭＯＳＦＥＴのソースが相互に接続され、その接続点が、バイアス電流源 Ｉ_BIAS 又は抵抗器 Ｒ_TAIL とキャパシタ Ｃ_TAIL との並列回路を介して、電源電圧 Ｖ_DD と接続されるようにしてもよい。

また、図１、図４（Ａ）及び（Ｂ）、図５、並びに図６（Ａ）及び（Ｂ）に示される各回路において、ＮチャネルＭＯＳＦＥＴに代えてＮチャネル接合型（Junction）電界効果トランジスタ（Field-Effect Transistor: ＦＥＴ）を使用し、ＰチャネルＭＯＳＦＥＴに代えてＰチャネルＪＦＥＴを使用することができる。

更には、ＮチャネルＦＥＴに代えてＮＰＮバイポーラトランジスタを使用し、ＰチャネルＦＥＴに代えてＰＮＰバイポーラトランジスタを使用することも可能である。なお、電界効果トランジスタ（ユニポーラトランジスタ）に代えてバイポーラトランジスタを使用する場合には、ソースがエミッタに、ゲートがベースに、そしてドレインがコレクタに置き換わることとなる。

また、以上の実施形態では、クロスカップリングされたトランジスタ対を有する増幅回路を二個設けているが、更に第三の増幅回路をＬＣ並列共振回路に並列接続し、そのゲート又はベースに第三のバイアス電圧を加えることで第三の導通角でのＣ級増幅動作をさせることも可能である。こうような構成のＶＣＯは、より一層緻密な発振保証機能及び低雑音化機能の設計を可能にする。換言すれば、クロスカップリングされたトランジスタ対を有する増幅回路は、設計に応じて必要な数だけ設けることができる。

本発明に係る電圧制御発振器は、無線センサネットワーク、電池駆動モバイル機器、生体情報技術等の極低消費電力が要求される分野における用途に適用されることができる。

１００ ＬＣ並列共振回路
１２０ 第一の増幅回路
１４０ 第二の増幅回路

Claims (8)

1. 制御入力電圧に応じてインピーダンスが変化するＬＣ並列共振回路と、
   該ＬＣ並列共振回路におけるインダクタとキャパシタとの一方の接続点が一方のトランジスタのドレイン又はコレクタに接続され且つ他方の接続点が他方のトランジスタのドレイン又はコレクタに接続されるとともに、該一方のトランジスタのゲート又はベースがキャパシタを介して該他方のトランジスタのドレイン又はコレクタに接続され且つ該他方のトランジスタのゲート又はベースがキャパシタを介して該一方のトランジスタのドレイン又はコレクタに接続された、クロスカップリングされた第一のトランジスタ対を有し、該第一のトランジスタ対の各トランジスタのゲート又はベースが第一のバイアス電圧にバイアスされて、Ｃ級増幅動作をする第一の増幅回路と、
   該ＬＣ並列共振回路におけるインダクタとキャパシタとの該一方の接続点が一方のトランジスタのドレイン又はコレクタに接続され且つ該他方の接続点が他方のトランジスタのドレイン又はコレクタに接続されるとともに、該一方のトランジスタのゲート又はベースがキャパシタを介して該他方のトランジスタのドレイン又はコレクタに接続され且つ該他方のトランジスタのゲート又はベースがキャパシタを介して該一方のトランジスタのドレイン又はコレクタに接続された、クロスカップリングされた第二のトランジスタ対を有し、該第二のトランジスタ対の各トランジスタのゲート又はベースが該第一のバイアス電圧と異なる第二のバイアス電圧にバイアスされて、Ｃ級増幅動作をする第二の増幅回路と、
   を具備する電圧制御発振器。
2. 該第一のトランジスタ対の各トランジスタ及び該第二のトランジスタ対の各トランジスタがＮチャネルＭＯＳ電界効果トランジスタである、請求項１に記載の電圧制御発振器。
3. 該第一のトランジスタ対の各トランジスタ及び該第二のトランジスタ対の各トランジスタがＰチャネルＭＯＳ電界効果トランジスタである、請求項１に記載の電圧制御発振器。
4. 該第一のトランジスタ対の各トランジスタ及び該第二のトランジスタ対の各トランジスタが、接合型電界効果トランジスタである、請求項１に記載の電圧制御発振器。
5. 該第一のトランジスタ対の各トランジスタ及び該第二のトランジスタ対の各トランジスタがバイポーラトランジスタである、請求項１に記載の電圧制御発振器。
6. 該第一のトランジスタ対の各トランジスタのソース又はエミッタが相互に接続され該接続点に電流源が設けられ、かつ、該第二のトランジスタ対の各トランジスタのソース又はエミッタが相互に接続され該接続点に電流源が設けられている、請求項１に記載の電圧制御発振器。
7. 該第一のトランジスタ対の各トランジスタのソース又はエミッタが相互に接続され該接続点に抵抗器による擬似電流源が設けられ、かつ、該第二のトランジスタ対の各トランジスタのソース又はエミッタが相互に接続され該接続点に抵抗器による擬似電流源が設けられている、請求項１に記載の電圧制御発振器。
8. 該ＬＣ並列共振回路におけるインダクタとキャパシタとの該一方の接続点が一方のトランジスタのドレイン又はコレクタに接続され且つ該他方の接続点が他方のトランジスタのドレイン又はコレクタに接続されるとともに、該一方のトランジスタのゲート又はベースがキャパシタを介して該他方のトランジスタのドレイン又はコレクタに接続され且つ該他方のトランジスタのゲート又はベースがキャパシタを介して該一方のトランジスタのドレイン又はコレクタに接続された、クロスカップリングされた第三のトランジスタ対を有し、該第三のトランジスタ対の各トランジスタのゲート又はベースが該第一及び第二のバイアス電圧と異なる第三のバイアス電圧にバイアスされて、Ｃ級増幅動作をする第三の増幅回路、
   を更に具備する、請求項１に記載の電圧制御発振器。

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