JP4238931B2 - 発振回路 - Google Patents
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Description
即ち、インバータを介してリング状(環状)に接続された遅延回路により発振回路が構成される。発振回路の発振周波数は遅延回路の遅延時間により制御されるので、ディジタル制御信号により遅延時間を制御することでクロック信号CLKの周波数を制御できる。
また、上下二段の遅延素子からなる基本回路により、行きと帰りの二つの信号伝搬経路を形成しその伝搬経路間に選択手段を設け、梯子型遅延回路が構成される。入力される遅延制御信号に応じて選択手段により信号の伝搬経路が設定され、それに応じて遅延回路の遅延時間が制御される。これにより、基本回路の数を増減することにより遅延時間の増減に容易に対処てき、且つ最大遅延段数が最小遅延時間に影響を与えることなく、遅延制御信号に対して遅延量の線型特性が保てる。
また、本発明によれば、可変遅延回路を構成するための選択回路を1トランジスタにより実現でき、回路構成の簡単化を実現でき、遅延量の線型特性を改善実現でき、かつ、遅延量を制御する遅延制御信号の生成回路の構成を簡単化できる。また、本発明の遅延回路により構成された発振回路において、細かいステップ幅で発振周波数およびデューティ比を調整でき、発振周波数およびデューティ比両方を制御できる発振回路を実現できる。
さらに、本発明によれば、遅延素子において回路規模を増大させることなく、消費電力を低減できる利点がある。
図1は本発明に係る遅延回路の第1の実施例を示す回路図である。
図示のように、本実施例の遅延回路はn段の遅延素子DLY1,DLY2,…,DLYnにより構成されている。これらの遅延素子は直列に接続されている。即ち、各遅延素子の入力端子INは前段の遅延素子の出力端子OUTに接続されている。初段の遅延素子DLY1の入力端子INは信号SINの入力端子に接続されている。また、各遅延素子DLY1,DLY2,…,DLYnにプリチャージ信号およびその反転信号の入力端子PR,XPRが設けられており、各遅延素子のプリチャージ信号の入力端子PRは信号SINの入力端子に接続され、プリチャージ信号の反転信号の入力端子XPRは、信号SINの反転信号SXINの入力端子に接続されている。
pMOSトランジスタP1のゲートは遅延素子の入力端子INに接続され、ソースは電源電圧VDDの供給線に接続され、ドレインはノードAに接続されている。nMOSトランジスタN1のゲートはプリチャージ信号の入力端子PRに接続され、ドレインはノードAに接続され、ソースは接地されている。
pMOSトランジスタP2のゲートはプリチャージ信号の反転信号の入力端子XPRに接続され、ソースは電源電圧VDDの供給線に接続され、ドレインは遅延素子の出力端子OUTに接続されている。nMOSトランジスタN2のゲートはノードAに接続され、ドレインは出力端子OUTに接続され、ソースは接地されている。
初期状態では、入力信号SINはハイレベル、例えば、電源電圧VDDに保持され、その反転信号SXINはローレベル、例えば接地電位GNDに保持されている。各遅延素子DLY1,DLY2,…,DLYnにおいて、ノードAがローレベルに保持され、出力信号OUT1,OUT2,…,OUTnは電源電圧VDDレベルに保持されている。
ここで、各遅延素子は入力信号に対して同じく遅延時間tDを与えるとすると、遅延素子DLY1,DLY2,…,DLYnの出力信号は、入力信号に対してそれぞれtD,2tD,…,ntDの遅延時間が与えられる。n段の遅延素子により入力信号SINに対して最大ntDの遅延時間が与えられる。
図4は本発明に係る遅延回路の第2の実施例を示す回路図である。
図示のように本実施例の遅延回路は図1に示す第1の実施例とほぼ同様に直列に接続されているn段の遅延素子DLY1A,DLY2A,…,DLYnAにより構成されている。各遅延素子の入力端子INは前段の遅延素子の出力端子OUTに接続されている。初段の遅延素子DLY1Aの入力端子INは信号SINの反転信号SXINの入力端子に接続されている。また、各遅延素子DLY1A,DLY2A,…,DLYnAにプリチャージ信号およびその反転信号の入力端子PR,XPRが設けられており、各遅延素子のプリチャージ信号の入力端子PRは信号SINの入力端子に接続され、プリチャージ信号の反転信号の入力端子XPRは、信号SINの反転信号SXINの入力端子に接続されている。
pMOSトランジスタP2のゲートはプリチャージ信号の反転信号の入力端子XPRに接続され、ソースは電源電圧VDDに接続され、ドレインはノードAに接続されている。nMOSトランジスタN2のゲートは入力信号端子INに接続され、ドレインはノードAに接続され、ソースは接地されている。
pMOSトランジスタP1のゲートはノードAに接続され、ソースは電源電圧VDDに接続され、ドレインは出力端子OUTに接続されている。nMOSトランジスタN1のゲートはプリチャージ信号の入力端子PRに接続され、ドレインは出力端子OUTに接続され、ソースは接地されている。
遅延素子DLY1Aから後段へこのような変化が順次伝搬し、入力信号の立ち下がりエッジが一定の遅延時間を経て、末段の遅延素子の出力信号OUTnがローレベルからハイレベルに立ち上がる。
図6に示すように、初期状態では入力信号SINはハイレベルに保持され、その反転信号SXINはローレベルに保持されている。各遅延DLY1A,DLY2A,…,DLYnAにおいて、ノードAは電源電圧VDDレベルにプリチャージされ、出力信号OUT1,OUT2,…,OUTnはローレベルに保持されている。
ここで、各遅延素子は入力信号に対して同じく遅延時間tDを与えるとすると、遅延素子DLY1A,DLY2A,…,DLYnAの出力信号は、入力信号に対してそれぞれtD,2tD,…,ntDの遅延時間が与えられる。n段の遅延素子により入力信号SINに対して最大ntDの遅延時間が与えられる。
図示のように、入力端子INがローレベルに保持されているとき、ノードAがハイレベル、出力端子OUTがローレベルにそれぞれ保持されている。入力端子INに印加された信号のレベルが上昇し、図示のnMOSトランジスタN1のしきい値電圧Vthnを越えた場合、ノードAの電位はハイレベルからローレベルに変化する。ノードAの電位がpMOSトランジスタP1のしきい値電圧Vthpより低くなると、pMOSトランジスタP1が導通状態となり、出力端子OUTの電位が上昇し、最後に電源電圧VDDレベルに達する。
本実施例の遅延素子では前段の出力端子に後段の遅延素子の一つのトランジスタのゲートのみ接続され、各遅延素子の出力端子の負荷容量が小さい。従来の遅延素子では前段の出力端子に後段の遅延素子の二つのトランジスタのゲートが接続され、遅延素子の負荷容量が大きい。また、通常のインバータでは入力信号電圧がほぼ電源電圧VDDの半分のレベルに達するとき出力信号レベルが変化するが、本実施例の遅延素子では、トランジスタのしきい値電圧Vthp,Vthnで出力端子のレベルが変化する。これらの理由で本実施例の遅延素子の遅延時間が従来のインバータにより構成された遅延素子の遅延時間より小さく、これに応じて遅延時間の細かい調整が可能である。
図8は本発明に係る遅延回路の第3の実施例を示す回路図である。
本実施例は遅延素子DLY1B,DLY2B,…,DLYnBとセレクタSEL1,SEL2,…,SELnにより梯子型の可変遅延回路が構成されている。各遅延素子DLY1B,DLY2B,…,DLYnBは、例えば増幅作用を持ち且つ入力と出力の論理信号値が反転しない遅延素子からなる。各セレクタSEL1,SEL2,…,SELnは遅延制御信号S1,S2,…,Snに応じて入力端子A,Bに入力される2つの信号の内一つを選択して出力端子OUTに出力する。
遅延回路の以降の部分も同様に遅延素子とセレクタが接続して構成されている。
このように遅延制御信号S1,S2,…,Snの各ビットを設定することにより、遅延回路の遅延時間は遅延素子DLY1B,DLY2B,DLY3B,DLY4Bのそれぞれの遅延時間の合計となる。
図9は本発明に係る遅延回路の第4の実施例を示す回路図である。
本実施例では遅延素子DLY1a,DLY1b,DLY2a,DLY2b,…,DLYna,DLYnbとセレクタSEL1,SEL2,…,SELnにより梯子型の可変遅延回路が構成されている。各遅延素子DLY1a,DLY1b,…,DLYna,DLYnbは、例えば増幅作用を持ち且つ入力と出力の論理信号値が反転する遅延素子からなる。各セレクタSEL1,SEL2,…,SELnは遅延制御信号S1,S2,…,Snに応じて入力端子A,Bに入力される2信号の内一つを選択して出力端子OUTに出力する。
遅延回路の以降の各段は、同様な構成を有し、各遅延素子とセレクタにより、梯子型の遅延回路が構成されている。
図10は本発明に係る遅延回路の第5の実施例を示す回路図である。
本実施例の遅延回路はn段の遅延素子DLYW1,DLYW2,…,DLYWnにより構成されている。各遅延素子DLYW1,DLYW2,…,DLYWnにはプリチャージ信号入力端子PR、その反転信号入力端子XPR、信号入力端子IN1,IN2、遅延信号出力端子OUT1,OUT2がそれぞれ設けられている。
遅延素子DLYW2の出力端子OUT1は遅延素子DLYW3の入力端子IN1に接続され、入力端子IN2は遅延素子DLYW3の出力端子OUT2に接続されている。
遅延素子DLYW3以降の各遅延段の遅延素子も同様に接続されている。最終段を構成する遅延素子DLYWnにおいて、出力端子OUT1は入力端子IN2に接続されている。
遅延制御信号SAがハイレベルに保持されているとき、nMOSトランジスタN1のゲートにローレベルの信号が印加され、nMOSトランジスタN1が非導通状態にあり、入力端子IN1に入力された信号は中間ノードAを介して所定の遅延時間で遅れて出力端子OUT1に伝搬される。
一方、遅延制御信号SAがローレベルに保持されているとき、nMOSトランジスタN1のゲートにハイレベルの信号が印加され、nMOSトランジスタN1が導通状態に保持されるので、入力端子IN1に入力された信号は遅延素子を介さずにそのまま出力端子OUT2に出力される。
一方、遅延制御信号SBがローレベルに保持されているとき、pMOSトランジスタP1が導通状態に保持され、上段の中間ノードAと下段の中間ノードBが導通され、上段の中間ノードAの信号は下段の中間ノードBに伝搬され、下段の出力端子OUT2に出力される。
遅延回路が動作する前に、上段および下段の回路がそれぞれ入力されるプリチャージ信号およびその反転信号に応じてプリチャージされる。入力端子に入力される信号の立ち下がりエッジがそれぞれ所定の遅延時間を経て出力端子に伝搬されていく。
例えば、図11に示す遅延素子において、遅延制御信号SA,SBがともにハイレベルに保持されているとき、上段の回路において入力端子IN1に入力された信号が遅延時間を経て出力端子OUT1に出力される。ディスチャージ時の信号のレベルの変化は上段の入力端子IN1から出力端子OUT1へ伝わり、信号の変化が図10に示すように後段の回路を介して戻ってきて、下段の入力端子IN2に入力され、下段の回路において入力端子IN2に入力された信号が所定の遅延時間を経て出力端子OUT1に出力される。
その後上段の中間ノードAのレベル変化が出力端子OUT1を介して外部に出力され、図10に示すように後段の回路を経て下段の入力端子IN2に入力される。しかしそのときすでに下段の中間ノードBがハイレベルになっており、ノードBのレベルは変化しない。
遅延制御信号SAがハイレベル、SBがローレベルに保持されているとき、上段の入力端子IN1に入力された信号に対して遅延素子一つ分の遅延時間を与えて、遅延信号が下段の出力端子OUT2に出力される。
遅延制御信号SAがローレベルに保持されているとき、上段の入力端子IN1に入力された信号が遅れることなく、下段の出力端子OUT2に出力される。
図12は本発明に係る遅延回路の第6の実施例を示す回路図である。
本実施例は上述した第3、第4および第5の実施例の可変遅延回路に遅延制御信号S1,S2,…,Snを供給する回路である。
上述したように、可変遅延回路に供給される遅延制御信号の各ビットの値により、遅延回路における信号の伝搬経路が変化して遅延時間が制御される。具体的に、遅延制御信号S1,S2,…,Snの順で最初にローレベルのビットにより信号の折り返し地点が決定され、それに応じた遅延時間が設定される。
図示のように、本例の生成回路はアップダウン信号SUD、クロック信号CLKを受けて、アップダウン信号SUDの指示に応じて可変遅延回路の遅延時間を制御する遅延制御信号S1,S2,…,Snを生成する。
ANDゲートG1の一方の入力端子はアップダウン信号SUDの入力端子UPに接続され、他方の入力端子は後段のラッチ回路の反転出力信号の入力端子NXQに接続され、NORゲートG2の一方の入力端子は前段のラッチ回路の反転出力信号の入力端子PXQに接続され、他方の入力端子はANDゲートG1の出力端子に接続されている。Dフリップフロップの信号入力端子DはNORゲートG2の出力端子に接続され、クロック信号入力端子はクロック信号CLKの入力端子CKに接続されている。Dフリップフロップの出力端子Qから遅延制御信号の一ビットが出力され、出力端子XQからその反転信号が出力される。
一方、同じ初期状態において、遅延時間を低減させるため外部制御回路によりアップダウン信号SUDがハイレベルに保持されている場合に、クロック信号CLKの立ち上がりエッジにおいて、ラッチ回路Cx−1の出力信号Qはハイレベルからローレベルに切り換えられる。これに応じて可変遅延回路における遅延段数が減少するので、遅延時間は遅延素子一段分低減する。
y=INV(SUD・INV(次段のQ) +INV(前段のQ)) …(1)
図15は本発明に係る遅延回路の第7の実施例を示す回路図である。
本実施例は上述した本発明の第6の実施例と同様に可変遅延回路に遅延制御信号S1,S2,…,Smを供給する遅延制御信号生成回路であるが、第6の実施例と異なって本実施例では、SRラッチSRLAT1,SRLAT2とNANDゲートG1,G2,G3,G4により構成されたラッチ回路CS1,CS2,…,CSmを用いて、遅延制御信号S1,S2,…,S2m−1,S2mを生成する。
なお、制御信号CLA,PRA,CLB,PRBは外部の制御回路により供給され、例えば、可変遅延回路において遅延素子の段数が偶数でそこから1段遅延素子を増加させる場合はPRAにパルスを与え、遅延段数が偶数段でそこから1段遅延素子を減少させる場合はCLBにパルスを与え、遅延素子段数が奇数段でそこから1段遅延素子を低減させる場合はPRBにパルスを与え、遅延素子段数が奇数段でそこから1段遅延素子を減少させる場合はCLAにパルスを与える。本実施例の遅延制御信号生成回路はこのような制御信号CLA,PRA,CLB,PRBに応じて遅延制御信号S1,S2,…,S2m−1,S2mを生成し、可変遅延回路における遅延素子段数を増減させる。
たとえば、カウンタの出力から論理ゲートからなるデコーダで可変遅延回路に必要な遅延制御信号S1〜Snを作る方法では、カウント値が切り替えの際に不要なグリッチが発生することがある。本第6及び第7実施例の遅延信号生成回路によれば、そのような方法に比べグリッチ発生の心配がない。また、遅延信号生成回路が単純かつ同じ回路の繰り返しで実現でき、カウンタや大規模なデコーダ回路を用いることなく、遅延回路の遅延時間を制御することができる。
図19は本発明に係る遅延回路の第8の実施例を示す回路図である。
本実施例は図15に示す遅延制御信号生成回路を構成するラッチ回路CS1,CS2,…,CSmのもう一つの構成例を示すものである。
図19に示すように、本実施例のラッチ回路はpMOSトランジスタP1〜P8、nMOSトランジスタN1〜N12により構成され、一段のラッチ回路として合計20個のMOSトランジスタにより構成でき、図16に示すラッチ回路に較べると、ラッチ回路を構成するためのMOSトランジスタ数が大幅に低減される。
pMOSトランジスタP3とnMOSトランジスタN4のゲートはともにノードND1に接続され、nMOSトランジスタN5とpMOSトランジスタP4のゲートはともに制御信号CLAの入力端子に接続されている。nMOSトランジスタN6のゲートはノードND4に接続されている。
pMOSトランジスタP3のドレインはpMOSトランジスタP4のソースに接続され、pMOSトランジスタP4のドレインはノードND2に接続されている。nMOSトランジスタN4,N5のドレインはノードND2に共通に接続され、nMOSトランジスタN5のソースはnMOSトランジスタN6のドレインに接続され、nMOSトランジスタN4,N6のソースは接地されている。
ラッチ回路の出力端子QAはノードND2に接続され、出力端子XQAはノードND1に接続されている。さらに出力端子QBはノードND4に接続され、出力端子XQBはノードND3に接続されている。また、ラッチ回路の出力端子QAから遅延制御信号の奇数番の信号S1,S3,…,S2m−1が出力され、出力端子QBから遅延制御信号の偶数番の信号S2,S4,…,S2mが出力される。
例えば、図18の波形図に示すように、制御信号CLAに正のパルスが与えられた場合、nMOSトランジスタN5が導通状態となる。なお、このとき、ラッチ回路の出力端子XQBからハイレベルの信号が出力されているので、nMOSトランジスタN6も導通状態となる。これに応じてノードND2はハイレベルからローレベルに切り換えられ、これに応じてpMOSトランジスタP1,P2がともに導通状態になり、ノードND1はローレベルからハイレベルに切り換えられる。
即ち、ラッチ回路の出力端子QAはハイレベルからローレベルに切り換えられる。ラッチ回路の出力信号により制御されている可変遅延回路において、遅延時間が遅延素子一段分低減する。
即ち、ラッチ回路の出力端子QBはローレベルからハイレベルに切り換えられる。ラッチ回路の出力信号により制御されている可変遅延回路において、遅延時間が遅延素子一段分増加する。
図20は本発明に係る遅延回路の第9の実施例を示す回路図である。
本実施例は上述した第8の実施例と同様に、遅延制御信号生成回路を構成するラッチ回路のもう一つの回路例を示している。ただし、本実施例ではラッチ回路を構成するpMOSトランジスタおよびnMOSトランジスタの駆動能力を調整することにより、図19に示す第8の実施例に較べてさらにMOSトランジスタの数を低減できるラッチ回路を実現する。
図21は本発明に係る発振回路の第1の実施例を示す回路図である。
図示のように、本実施例の発振回路は、図1に示す遅延回路の第1の実施例を用いて実現したものである。ここでは、回路の同じ構成部分は同じ符号を用いて表記し、かつ以下の説明においては、遅延素子DLY1,DLY2,…,DLYnからなる遅延回路部分について省略する。
制御信号SONがローレベルに保持されているとき、NANDゲートNGT1の出力端子がハイレベルに保持され、各遅延素子DLY1,DLY2,…,DLYnの出力信号CK1,CK2,…,CKnはすべてハイレベルに保持され、発振回路は停止状態に設定される。
一方、制御信号SONがハイレベルに保持されているとき、NANDゲートNGT1の出力端子に遅延素子DLYnの出力信号CKnの反転信号が出力され、これが遅延回路の入力信号として遅延素子DLY1の入力端子INに入力され、発振回路は動作状態に設定され、各遅延素子DLY1,DLY2,…,DLYnからクロック信号CK1,CK2,…,CKnがそれぞれ出力される。
図23は本発明に係る発振回路の第2の実施例を示す回路図である。
本実施例の発振回路は、図8に示す遅延回路を用いて構成されている。
図示のように、本例の発振回路はNANDゲートNGT1および遅延素子DLY1,DLY2,…,DLYnとセレクタSEL1,SEL2,…,SELnからなる可変遅延回路により構成されている。セレクタSEL1,SEL2,…,SELnに入力される遅延制御信号S1,S2,…,Snに応じて遅延回路の遅延時間が制御され、発振回路の発振周波数が制御される。
制御信号SONがローレベルに保持されているとき、NANDゲートNGT1の出力端子がハイレベルに保持され、発振動作が停止状態に設定され、制御信号SONがハイレベルに保持されているとき、NANDゲートNGT1の出力端子から遅延回路の出力信号SOUTの反転信号SINが出力され、反転信号SINがさらに遅延回路に入力されるので、環状発振回路において発振動作が行われる。
図24は本発明に係る発振回路の第3の実施例を示す回路図である。
本実施例の発振回路は、図9に示す遅延回路を用いて構成されている。
図示のように、本例の発振回路はNANDゲートNGT1および遅延素子DLY1a,DLY1b,DLY2a,DLY2b,…,DLYna,DLYnbとセレクタSEL1,SEL2,…,SELnからなる可変遅延回路により構成されている。セレクタSEL1,SEL2,…,SELnに入力される遅延制御信号S1,S2,…,Snに応じて遅延回路の遅延時間が制御され、発振回路の発振周波数が制御される。
図25は本発明に係る発振回路の第4の実施例を示す回路図である。
本実施例の発振回路は、図10に示す遅延回路を用いて構成されている。
図示のように、本例の発振回路はNANDゲートNGT1および遅延素子DLYW1,DLYW2,…,DLYWnからなる可変遅延回路により構成されている。遅延素子DLYW1,DLYW2,…,DLYWnの構成は図11に示しており、これらの遅延素子により構成された可変遅延回路の構成および動作については、遅延回路の第5の実施例では既に詳細に説明しており、ここでは遅延回路の部分について説明を省略する。
図26は本発明に係る発振回路の第5の実施例を示す回路図である。
本実施例の発振回路は、図10に示す遅延回路を二つ縦列接続して構成されている。発振信号CKの出力を二つの遅延回路の中間点から取り出し、二つの出力回路の遅延時間を独立に制御することにより、発振周波数とデューティ比の両方が可変とした発振信号CKが得られる。
制御信号SONがハイレベルになると、短時間で各遅延素子ADLYW1,ADLYW2,…,ADLYWnおよびBDLYW1,BDLYW2,…,BDLYWnの出力端子OUT1,OUT2がプリチャージされ、BDLYW1の出力端子OUT2からの出力信号がNANDゲートNGT1に入力される。入力信号SONがハイレベルの場合はその変化がNANDゲートNGT1の出力端子に伝搬され、NANDゲートNGT1の出力信号SINがローレベルになる。さらにその変化がADLY1の入力端子IN1から出力端子へ、次にADLYW2の入力端子IN1から出力端子OUT1へと順次伝搬してゆく。ここで遅延制御信号AS1,AS2,AS3,AS4,…,AS2n−1,AS2nにより設定された遅延経路でバイパスされると今度は逆方向に遅延素子ADLYW1の入力端子IN2を経由して出力端子OUT2に到達し、遅延回路10の出力信号SAOUTとして出力される。遅延回路20の各遅延素子BDLYW1,BDLYW2,…,BDLYWnにおいて、先程と同じように信号が伝搬し、ここで遅延制御信号BS1,BS2,BS3,BS4,…,BS2n−1,BS2nで設定された信号経路で信号が遅延した後、遅延素子BDLYW1の出力端子OUT2へ到達し、遅延回路20の出力信号SBOUTとしてNANDゲートNGT1に入力されるので、NANDゲートNGT1の出力端子がローレベルからハイレベルへ変化し、遅延回路10、20を構成する各遅延素子がまたプリチャージ状態になる。
また、発振信号CKの出力端子の前後のハイレベルからローレベルへの遅延量が遅延制御信号AS1,AS2,AS3,AS4,…,AS2n−1,AS2nおよびBS1,BS2,BS3,BS4,…,BS2n−1,BS2nにより独立に制御できるので、発振信号CKのデューティ比が制御可能である。
図27および図28は本発明に係る遅延回路および発振回路を構成する遅延素子の他の構成例を示す回路図である。
図27はドミノインバータにより構成されている遅延素子の一例を示している。本例の遅延素子は、pMOSトランジスタP1,P2,P3、nMOSトランジスタN1,N2,N3により構成されている。
このように、入力端子INに入力される信号の立ち上がりエッジが遅延素子により遅延される。
図29,30,31は、本発明に係る遅延回路および発振回路を構成する遅延素子の他の構成例を示す回路図である。
本実施例の遅延素子により、例えば、図10に示す遅延回路を構成することにより、遅延回路の遅延時間は遅延制御信号S1,S2,S3,S4,…,S2n−1,S2nにより設定され、可変遅延回路を実現できる。
遅延制御信号入力端子SAにハイレベルの信号が入力されているとき、nMOSトランジスタN8が導通状態に保持され、本例の遅延素子は図11に示す遅延素子と同じ動作をする。
図示のように、本例の遅延素子は、nMOSトランジスタN8が付加された点以外に、図29に示す遅延素子とほぼ同じ構成を有する。nMOSトランジスタN8を付加することにより、遅延制御信号入力端子SAにローレベルの信号が入力され、入力信号が導通状態にあるnMOSトランジスタN1によりバイパスされ、下段の出力端子OUT2に直接出力される場合、nMOSトランジスタN8が非導通状態に保持され、上段の出力端子OUT1をハイレベル、例えば電源電圧VDDレベルに保持される。これに応じて、上段の出力端子OUT1に接続された後続の各遅延素子において、状態の変化がなく、消費電力の低減が実現できる。
Claims (13)
- 遅延回路の出力信号を入力側に帰還させ、制御信号に応じて発振周波数が制御される発振回路であって、
上記遅延回路は複数のインバータが直列接続されて構成され、
各インバータは、
第1の入力端子の入力信号を反転して第1のノードに出力する第1の反転手段と、
上記第1のノードの信号を反転して第1の出力端子に出力する第2の反転手段と、
第2の入力端子の入力信号を反転して第2のノードに出力する第3の反転手段と、
上記第2のノードの信号を反転して第2の出力端子に出力する第4の反転手段と、
上記第1の入力端子と第2の出力端子との間に接続され、第1の遅延制御信号に応じてオン/オフ状態が制御される第1のスイッチと、
上記第1と第2のノード間に接続され、第2の遅延制御信号に応じてオン/オフ状態が制御される第2のスイッチとを有し、
各段のインバータの上記第1の出力端子は、次段のインバータの上記第1の入力端子に接続され、各段のインバータの上記第2の入力端子は、次段のインバータの上記第2の出力端子に接続され、
最終段のインバータの上記第1の出力端子と上記第2の入力端子が接続され、
初段のインバータの上記第2の出力端子の出力信号を反転して、反転信号を上記初段のインバータの上記第1の入力端子に入力する反転手段を有し、
上記第1の遅延制御信号により上記第1のスイッチがオフ状態に制御され、上記第2の遅延制御信号により上記第2のスイッチがオフ状態に制御されているときは、上記第1の入力端子に入力された信号が、上記第1の反転手段で遅延され、上記第1のノードを介して、さらに上記第2の反転手段で遅延されて上記第1の出力端子から出力され、上記第2の入力端子に入力された信号が、上記第3の反転手段で遅延され、上記第2のノードを介して、さらに上記第4の反転手段で遅延されて上記第2の出力端子から出力され、
上記第1の遅延制御信号により上記第1のスイッチがオン状態に制御されているときは、上記第1の入力端子に入力された信号が遅延されずに上記第2の出力端子から出力され、
上記第1の遅延制御信号により上記第1のスイッチがオフ状態に制御され、上記第2の遅延制御信号により上記第2のスイッチがオン状態に制御されているときは、上記第1の入力端子に入力された信号が、上記第1の反転手段で反転され、上記第1のノードおよび上記第2のノードを介して、さらに上記第4の反転手段で遅延されて上記第2の出力端子から出力される
発振回路。 - 上記遅延回路を2つ、第1の遅延回路および第2の遅延回路として有し、
上記第1の遅延回路の初段のインバータの上記第2の出力端子が上記第2の遅延回路の初段のインバータの第1の入力端子に接続され、
上記反転手段は、
上記第2の遅延回路の初段のインバータの上記第2の出力端子の出力信号を反転して、反転信号を上記第1の遅延回路の上記初段のインバータの上記第1の入力端子に入力し、
上記第1の遅延回路の初段のインバータの上記第2の出力端子の出力信号を発振信号として外部に出力する
請求項1記載の発振回路。 - 上記第1の反転手段は、ゲートが上記第1の入力端子に接続され、ソースが第1の電源に接続され、ドレインが上記第1のノードに接続されている第1導電型絶縁ゲート型電界効果トランジスタと、
ゲートがプリチャージ制御信号の入力端子に接続され、ドレインが上記第1のノードに接続され、ソースが第2の電源に接続され、駆動能力が上記第1導電型絶縁ゲート型電界効果トランジスタより大きい第2導電型絶縁ゲート型電界効果トランジスタとにより構成されている
請求項1または2記載の発振回路。 - 上記第1の反転手段は、ソースが第1の電源に接続され、ゲートがプリチャージ制御信号の入力端子に接続されている第1の第1導電型絶縁ゲート型電界効果トランジスタと、
ソースが上記第1の第1導電型絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが上記第1のノードに接続され、ゲートが上記第1の入力端子に接続されている第2の第1導電型絶縁ゲート型電界効果トランジスタと、
ドレインが上記第1のノードに接続され、ソースが第2の電源に接続され、ゲートが上記プリチャージ制御信号の入力端子に接続されている第2導電型絶縁ゲート型電界効果トランジスタとにより構成されている
請求項1または2記載の発振回路。 - 上記第2の反転手段は、ソースが第1の電源に接続され、ドレインが上記第1の出力端子に接続され、ゲートがプリチャージ制御信号の反転信号の入力端子に接続されている第1導電型絶縁ゲート型電界効果トランジスタと、
ドレインが上記第1の出力端子に接続され、ソースが第2の電源に接続され、ゲートが上記第1のノードに接続され、駆動能力が上記第1導電型絶縁ゲート型電界効果トランジスタより小さい第2導電型絶縁ゲート型電界効果トランジスタとにより構成されている
請求項1または2記載の発振回路。 - 上記第2の反転手段は、ソースが第1の電源に接続され、ドレインが上記第1の出力端子に接続され、ゲートがプリチャージ制御信号の反転信号の入力端子に接続されている第1導電型絶縁ゲート型電界効果トランジスタと、
ドレインが上記第1の出力端子に接続され、ゲートが上記第1のノードに接続されている第1の第2導電型絶縁ゲート型電界効果トランジスタと、
ドレインが上記第1の第2導電型絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが第2の電源に接続され、ゲートが上記プリチャージ制御信号の反転信号の入力端子に接続されている第2の第2導電型絶縁ゲート型電界効果トランジスタとにより構成されている
請求項1または2記載の発振回路。 - 上記第3の反転手段は、ゲートが上記第2の入力端子に接続され、ソースが第1の電源に接続され、ドレインが上記第2のノードに接続されている第1導電型絶縁ゲート型電界効果トランジスタと、
ゲートがプリチャージ制御信号の入力端子に接続され、ドレインが上記第2のノードに接続され、ソースが第2の電源に接続され、駆動能力が上記第1導電型絶縁ゲート型電界効果トランジスタより大きい第2導電型絶縁ゲート型電界効果トランジスタとにより構成されている
請求項1または2記載の発振回路。 - 上記第3の反転手段は、ソースが第1の電源に接続され、ゲートがプリチャージ制御信号の入力端子に接続されている第1の第1導電型絶縁ゲート型電界効果トランジスタと、
ソースが上記第1の第1導電型絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが上記第2のノードに接続され、ゲートが上記第2の入力端子に接続されている第2の第1導電型絶縁ゲート型電界効果トランジスタと、
ドレインが上記第2のノードに接続され、ソースが第2の電源に接続され、ゲートが上記プリチャージ制御信号の入力端子に接続されている第2導電型絶縁ゲート型電界効果トランジスタとにより構成されている
請求項1または2記載の発振回路。 - 上記第4の反転手段は、ソースが第1の電源に接続され、ドレインが上記第2の出力端子に接続され、ゲートがプリチャージ制御信号の反転信号の入力端子に接続されている第1導電型絶縁ゲート型電界効果トランジスタと、
ドレインが上記第2の出力端子に接続され、ソースが第2の電源に接続され、ゲートが上記第2のノードに接続され、駆動能力が上記第1導電型絶縁ゲート型電界効果トランジスタより小さい第2導電型絶縁ゲート型電界効果トランジスタとにより構成されている
請求項1または2記載の発振回路。 - 上記第4の反転手段は、ソースが第1の電源に接続され、ドレインが上記第2の出力端子に接続され、ゲートがプリチャージ制御信号の反転信号の入力端子に接続されている第1導電型絶縁ゲート型電界効果トランジスタと、
ドレインが上記第2の出力端子に接続され、ゲートが上記第2のノードに接続されている第1の第2導電型絶縁ゲート型電界効果トランジスタと、
ドレインが上記第1の第2導電型絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが第2の電源に接続され、ゲートが上記プリチャージ制御信号の反転信号の入力端子に接続されている第2の第2導電型絶縁ゲート型電界効果トランジスタとにより構成されている
請求項1または2記載の発振回路。 - 上記第1のスイッチは、ゲートに上記第1の制御信号が印加され、拡散層がそれぞれ上記第1の入力端子と第2の出力端子に接続されているトランジスタにより構成されている
請求項3から10のいずれか一に記載の発振回路。 - 上記第2のスイッチは、ゲートに上記第2の制御信号が印加され、拡散層がそれぞれ上記第1と第2のノードに接続されているトランジスタにより構成されている
請求項3から11のいずれか一に記載の発振回路。 - 上記第2の反転手段に接続され、上記第1の制御信号を受けて、上記第1のスイッチが導通状態に設定されているとき、上記第1の出力端子を所定のレベルに保持する保持手段を有する
請求項1から12のいずれか一に記載の発振回路。
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