JPS60204120A - 可変分周回路 - Google Patents
可変分周回路Info
- Publication number
- JPS60204120A JPS60204120A JP6134484A JP6134484A JPS60204120A JP S60204120 A JPS60204120 A JP S60204120A JP 6134484 A JP6134484 A JP 6134484A JP 6134484 A JP6134484 A JP 6134484A JP S60204120 A JPS60204120 A JP S60204120A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- output
- circuit
- input terminal
- frequency division
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔光明の技術分野〕
本発明は、ＮＯＲゲートを用いたマスタースレーブ型Ｄ
タイプフリップフロップ（以下Ｄ−ＦＦ）により構成さ
れる可変分周回路に関する。
タイプフリップフロップ（以下Ｄ−ＦＦ）により構成さ
れる可変分周回路に関する。
１／２Ｎと１／ （２Ｎ＋Ｍ）の間で分周比を切替えら
れる可変分周回路が知られている。第１図は１／４と１
１５の分周比を選択Ｊ“ることができる可変分周回路で
あり、３個のＤ−ＦＦ、ＦＦ１ 。
れる可変分周回路が知られている。第１図は１／４と１
１５の分周比を選択Ｊ“ることができる可変分周回路で
あり、３個のＤ−ＦＦ、ＦＦ１ 。
ＦＦ２およびＦＦ３を用いている。ＮＧＩ 、ＮＧ２お
よびＮＧ３は帰還ゲート回路を構成している。
よびＮＧ３は帰還ゲート回路を構成している。
Ｃ２Ｃは相補クロック入力端子であり、Ｍは制御信号入
力端子である。各段のＦＦは通常第２図に示すようにＮ
ＯＲゲートを用いて構成される。ＮＯＲゲートを用いる
理由は、ショットキーゲート構造のＭＥＳＦＥＴを用い
た場合に有利だからである。即ち、ＭＥＳＦＥＴはグー
ｉ〜を高レベルにするとショットキークランプがおこり
、例えば′ＧａＡｓの場合０．８■でクランプする。こ
のため論理振幅が０．６〜０．７■と小さく、縦につみ
あげるＮＡＮＤゲート構造は作り難いからである。
力端子である。各段のＦＦは通常第２図に示すようにＮ
ＯＲゲートを用いて構成される。ＮＯＲゲートを用いる
理由は、ショットキーゲート構造のＭＥＳＦＥＴを用い
た場合に有利だからである。即ち、ＭＥＳＦＥＴはグー
ｉ〜を高レベルにするとショットキークランプがおこり
、例えば′ＧａＡｓの場合０．８■でクランプする。こ
のため論理振幅が０．６〜０．７■と小さく、縦につみ
あげるＮＡＮＤゲート構造は作り難いからである。
第３図は、第１図の制御入力端子Ｍを低レベルとして各
ゲートの遅延時間を無視した場合の１１５分周動作を行
なった時の波形である。まずクロックＣの立上がり■に
初段のＦＦＩのＤ入力（Ｄ１）が立上がるとする。そう
するとクロックＣの次の立上がり■でＤ１人力の変化が
ＦＦＩのＱ出力（Ｑｌ）の変化として現われる。その次
のクロックＣの立上がり■でＦＦ２のＤ入ノ］ （Ｄ２
）の変化がそのＱ出力（Ｇ２）の変化として現われる
。
ゲートの遅延時間を無視した場合の１１５分周動作を行
なった時の波形である。まずクロックＣの立上がり■に
初段のＦＦＩのＤ入力（Ｄ１）が立上がるとする。そう
するとクロックＣの次の立上がり■でＤ１人力の変化が
ＦＦＩのＱ出力（Ｑｌ）の変化として現われる。その次
のクロックＣの立上がり■でＦＦ２のＤ入ノ］ （Ｄ２
）の変化がそのＱ出力（Ｇ２）の変化として現われる
。
またその次のクロックＣの立上がり■でＦＦ３のＤ入力
（Ｄ３）の変化がそのＱ出力（Ｇ３）の変化として現わ
れることになる。Ｇ３の補の出力Ｑ３はＮＯＲゲートＮ
Ｇ１を通してＮＯＲゲートＮＧ２に０２と共に入力され
る。ＮＯＲゲートＮＧ２の出力Ｑ２ ＋Ｑ３は回路上Ｄ
１と等しいので、Ｄｌの立上がり■はＧ３の立下がりに
よって決定されることになる。以上のようにして１１５
分周動作が行われる。また１／４分周動作は制御入力端
子Ｍに高レベル信号を与え、ＦＦ２の出力Ｑ２を帰還す
ることにより行われる。
（Ｄ３）の変化がそのＱ出力（Ｇ３）の変化として現わ
れることになる。Ｇ３の補の出力Ｑ３はＮＯＲゲートＮ
Ｇ１を通してＮＯＲゲートＮＧ２に０２と共に入力され
る。ＮＯＲゲートＮＧ２の出力Ｑ２ ＋Ｑ３は回路上Ｄ
１と等しいので、Ｄｌの立上がり■はＧ３の立下がりに
よって決定されることになる。以上のようにして１１５
分周動作が行われる。また１／４分周動作は制御入力端
子Ｍに高レベル信号を与え、ＦＦ２の出力Ｑ２を帰還す
ることにより行われる。
ところで、第１図の分周回路の動作速度を考えると、帰
還ゲート回路部分の遅延時間分だけ通常の分周回路より
余分に時間がかかる。すななわち、ＮＯＲゲートＮＧ１
〜ＮＧ３の各ゲート遅延をτＧとすると、単純分周回路
と比較して３τＧだけ帰還に時間を要し、それだけ動作
速度が低下することになる。
還ゲート回路部分の遅延時間分だけ通常の分周回路より
余分に時間がかかる。すななわち、ＮＯＲゲートＮＧ１
〜ＮＧ３の各ゲート遅延をτＧとすると、単純分周回路
と比較して３τＧだけ帰還に時間を要し、それだけ動作
速度が低下することになる。
本発明は、帰還ゲート回路部を改良して動作速度の向上
を図った可変分周回路を提供することを目的とする。
を図った可変分周回路を提供することを目的とする。
〔発明の概要〕 。
本発明は、第１図に示す帰還ゲート回路のＮ。
ＲゲートＮＧ１．ＮＧ２の部分をＡＮＤ−ＮＯＲゲート
に置換したことを特徴とする。
に置換したことを特徴とする。
本発明によれば、ＡＮＤ−ＮＯＲゲートが一段のグー１
〜として構成することが出来ることから、帰還ゲート回
路での信号遅延が一ゲート分少なくなり、可変分周回路
の動作速度の向上が図られる。
〜として構成することが出来ることから、帰還ゲート回
路での信号遅延が一ゲート分少なくなり、可変分周回路
の動作速度の向上が図られる。
本発明を１ ／４−１１５分周回路に適用した実施例を
第４図に示す。第１図と対応する部分には第１図と同じ
符号を付して詳細な説明を省く。第１図と異なる点はＮ
ＯＲゲートＮＧＩ 、ＮＧ２の部分にＡＮＤ−ＮＯＲゲ
ートＡ−ＮＧを用いていること、及びＦＦ３のＱ出力Ｑ
３をＡ−ＮＧの一つのＡＮＤ入力端子に帰還しているこ
とである。
第４図に示す。第１図と対応する部分には第１図と同じ
符号を付して詳細な説明を省く。第１図と異なる点はＮ
ＯＲゲートＮＧＩ 、ＮＧ２の部分にＡＮＤ−ＮＯＲゲ
ートＡ−ＮＧを用いていること、及びＦＦ３のＱ出力Ｑ
３をＡ−ＮＧの一つのＡＮＤ入力端子に帰還しているこ
とである。
他のＡＮＤ入力端子は制御信号入力端子Ｍとなる。
この回路の動作は、制御信号入力端子Ｍに与える信号の
高低が第１図とは逆になる他用１図と変わらない。
高低が第１図とは逆になる他用１図と変わらない。
第５図は、ＡＮＤ−ＮＯＲゲートＡ−ＮＧの具体的な回
路構成例である。
路構成例である。
この回路はＧａＡＳを用いたＭＥＳＦＥＴにより（δ成
したもので、負荷ＭＥＳＦＥＴ−ＴＩはＤタイプ、ドラ
イバＭＥＳＦＥＴ−Ｔ２〜Ｔ４はＥタイプである。Ｔ２
、Ｔ３からなるＡＮＤゲーＩ・と、これらとＴ４によ
る組合わせからなるＮＯＲゲートどが負荷ＭＥＳＦＥＴ
−ＴＩを共用して一ゲートとして構成されている。ＭＥ
ＳＦＥＴ−７２、Ｔ３は縦につみあげられるため、オン
抵抗を小さくするようにゲート幅が他のＭＥＳＦＥＴよ
りも大きく設計されている。第６図はこのＡＮＤ−ＮＯ
Ｒゲートのシンボル図である。
したもので、負荷ＭＥＳＦＥＴ−ＴＩはＤタイプ、ドラ
イバＭＥＳＦＥＴ−Ｔ２〜Ｔ４はＥタイプである。Ｔ２
、Ｔ３からなるＡＮＤゲーＩ・と、これらとＴ４によ
る組合わせからなるＮＯＲゲートどが負荷ＭＥＳＦＥＴ
−ＴＩを共用して一ゲートとして構成されている。ＭＥ
ＳＦＥＴ−７２、Ｔ３は縦につみあげられるため、オン
抵抗を小さくするようにゲート幅が他のＭＥＳＦＥＴよ
りも大きく設計されている。第６図はこのＡＮＤ−ＮＯ
Ｒゲートのシンボル図である。
このように帰還ゲート回路を改良することにより、従来
に比べて可変分周回路の動作を高速にすることができる
。計算（類シミュレーションによれば、第５図のＭＥＳ
ＦＥＴ−Ｔ２．Ｔ３のグー１−幅をＴ４のそれの２倍と
することにより、従来回路に比較して動作速度が１５％
以上向上することが判明した。また従来回路と比較して
、ＮＯＲゲート二つがＡＮＤ−ＮＯＲゲート一つにおき
かわるため、消費電力の低減が見込める。
に比べて可変分周回路の動作を高速にすることができる
。計算（類シミュレーションによれば、第５図のＭＥＳ
ＦＥＴ−Ｔ２．Ｔ３のグー１−幅をＴ４のそれの２倍と
することにより、従来回路に比較して動作速度が１５％
以上向上することが判明した。また従来回路と比較して
、ＮＯＲゲート二つがＡＮＤ−ＮＯＲゲート一つにおき
かわるため、消費電力の低減が見込める。
【図面の簡単な説明】
第１図は従来の可変分周回路の一例を示す図、第２図は
この分周回路に用いるマスタースレーブ型Ｄ−ＦＦを示
す図、第３図は同じくその動作を説明するための波形図
、第４図は本発明の一実施例の可変分周回路を示す図、
第５図は第４図に用いるＡＮＤ−ＮＯＲゲートの具体回
路例を示す図、第６図はそのシンボル図である。 ＦＦ１〜ＦＦ３・・・マスタースレーブ型Ｄ−ＦＦ。 ＮＧ３・・・ＮＯＲゲート、Ａ−ＮＧ・・・ＡＮＤ−Ｎ
ＯＲゲート、Ｍ・・・制御信号入力端子、ｃ、６・・・
クロック入力端子。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 ｔ「１− ・・′□゛＋ｌ ｔ：６− ・０イ１’ｌＱ″；３１１
ン（
この分周回路に用いるマスタースレーブ型Ｄ−ＦＦを示
す図、第３図は同じくその動作を説明するための波形図
、第４図は本発明の一実施例の可変分周回路を示す図、
第５図は第４図に用いるＡＮＤ−ＮＯＲゲートの具体回
路例を示す図、第６図はそのシンボル図である。 ＦＦ１〜ＦＦ３・・・マスタースレーブ型Ｄ−ＦＦ。 ＮＧ３・・・ＮＯＲゲート、Ａ−ＮＧ・・・ＡＮＤ−Ｎ
ＯＲゲート、Ｍ・・・制御信号入力端子、ｃ、６・・・
クロック入力端子。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 ｔ「１− ・・′□゛＋ｌ ｔ：６− ・０イ１’ｌＱ″；３１１
ン（
Claims (1)
- ＮＯＲゲートを基本とするマスタースレーブ型りタイプ
フリップ７０ツブをＮ十Ｍ段縦続接続し、Ｎ段目の出力
とＮ＋Ｍ段目の出力を選択的に初段のＤ入力に帰還する
帰還ゲート回路を備えた可変分周回路において、前記帰
還ゲート回路にＡＮＤ−ＮＯＲグー１〜を用い、そのＮ
ＯＲ入力端に前記Ｎ段目の出力を、一つのＡＮＤ入力端
に前記Ｎ十Ｍ段目の出力をそれぞれ帰還し、他のＡＮＤ
入力端に制御信号を入力するようにしたことを特徴とす
る可変分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6134484A JPS60204120A (ja) | 1984-03-29 | 1984-03-29 | 可変分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6134484A JPS60204120A (ja) | 1984-03-29 | 1984-03-29 | 可変分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60204120A true JPS60204120A (ja) | 1985-10-15 |
Family
ID=13168417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6134484A Pending JPS60204120A (ja) | 1984-03-29 | 1984-03-29 | 可変分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60204120A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0918395A2 (en) * | 1997-11-19 | 1999-05-26 | Nippon Precision Circuits Inc. | Frequency divider |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5446463A (en) * | 1977-09-19 | 1979-04-12 | Sanyo Electric Co Ltd | Pre-scaler |
-
1984
- 1984-03-29 JP JP6134484A patent/JPS60204120A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5446463A (en) * | 1977-09-19 | 1979-04-12 | Sanyo Electric Co Ltd | Pre-scaler |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0918395A2 (en) * | 1997-11-19 | 1999-05-26 | Nippon Precision Circuits Inc. | Frequency divider |
| EP0918395A3 (en) * | 1997-11-19 | 2000-12-20 | Nippon Precision Circuits Inc. | Frequency divider |
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