JPH02170713A

JPH02170713A - フリップフロップ回路

Info

Publication number: JPH02170713A
Application number: JP63325098A
Authority: JP
Inventors: Kotaro Tanaka; 幸太郎田中; Toshihiko Ichioka; 市岡　俊彦; Makoto Yomo; 誠四方
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1988-12-23
Filing date: 1988-12-23
Publication date: 1990-07-02
Anticipated expiration: 2011-01-29
Also published as: JPH088470B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、半導体集積回路等におけるフリツプフロツプ
回路、特に高速動作に適したフリップフロップ回路（以
下、ＦＦ回路という）に関するものである。

（従来の技術）従来、このような分野の技術としては、アイ・イー・イ
ー・イー　トランスアクション　オンエレクトロン　デ
バイス（ＩＥＥＥ　ＴＲＡＮＳＡＣＴＩＯＮＳ　０ＮＥ
ＬＥＣ丁ＲＯＮＤＥＶＩＣＥＳ＞　　、　ＥＤ−２９［
２］　　　　　（１９８２−２＞（米）水呑等「ギガビ
ット　ロジック　オペレーション　ウィズ　エンハンス
メント−モード　ＧａＡｓ　　ＭＥＳＦＥＴ　　ＩＣ（
Ｇｉｇａｂｉｔ　Ｌｎｇｉｃ　０ｐｅｒａｔｉｏｎ　ｗ
ｉｔｈ　Ｅｎｈａｎｃｅｍｅ！１ｔ−Ｍａｄｅ　ＧａＡ
Ｓ　）ｆＥｓＦＥＴ　ＩＣ’　Ｓ　）　Ｊ　Ｐ１９９−
２０４に記載されるものがあった。以下、その構成を図
を用いて説明する。

第２図は従来のマスター・スレーブ型ＦＦ回路の一構成
例を示す回路図である。

このＦＦ回路は、高周波特性に優れるＧａＡｓ・ＭＥＳ
ＦＥＴ（ショットキー障壁ゲート電界効果トランジスタ
）を用いた集積回路（以下、ＩＣという）で構成される
もので、マスター側ＦＦ回路１０とスレーブ側ＦＦ回路
とで構成されている。

マスター側ＦＦ回路１０は、データ人力りとクロック人
力Ｃの論理和をとる２人力ＮＯＲゲート１１と、反転デ
ータ入力百とクロック入力Ｃの論理和をとる２人力ＮＯ
Ｒゲート１２とを備え、そのＮＯＲゲー）−１１，１２
の出力（則に２人力ＮＯＲゲート１３．１４がたすき接
続された構成をしている。また、クロック入力Ｃを反転
して反転７０ツク入力否を作るインバータ１５が設けら
れている。スレーブ側ＦＦ回路２０は、マスター側ＦＦ
回路１０と同一の回路構成をなすもので、４個の２人力
ＮＯＲゲート２１〜２４で構成され、マスター（則ＦＦ
回路１０の出力側ノードＮｌ。

Ｎ２に縦続接続されている。なお、図中、Ｑはデータ出
力、互は反転データ出力で゛ある。

第３図は、第２図のマスター側ＦＦ回路１０の動作を示
すタイムチャートである。

クロック入力がＬ”レベルの間は、ＮＯＲゲート１１，
２２が単なるインバータとして働くため、ノードＮ１．
Ｎ２にはデータ人力り及び゛反転データ入力百と同じ信
号が出力される。次に、クロック人力ＣがＩＩ　ＨＩＩ
レベルとなると、ＮＯＲゲート１１．１２の出力はデー
タ人力り及び反転データ入力百と無関係に１１　Ｌ　Ｉ
Ｉレベルとなり、ＮＯＲゲート１３．１４はクロック入
力Ｃが“Ｈパレベルとなる以前のデータ人力り及び反転
データ入力百を保持する動きをする。

この種のＦＦ回路は、１つのクロック入力Ｃに対しての
み動作するが、２つのクロック入力に対しては適用でき
ない。そこで、２つのクロック入力Ｃ１，Ｃ２に対して
動作するＦＦ回路が、第４図のような形で従来提案され
ている。

第４図は従来の２クロツク入力用のＦＦ回路を示すもの
で、第２図の２人力Ｎ　ＯＲゲート１１゜１２に代えて
３人力ＮＯＲゲート１１Ａ４２Ｂが設けられている点が
第２図と異なっている。この第４図のＦＦ回路は、それ
を２段縦続接続することにより、マスター・スレーブ型
ＦＦ回路が構成される。

この第４図のＦＦ回路では、クロック入力Ｃ１が“Ｌ′
°レベルの間、３人力ＮＯＲゲート１１Ａ。

１１Ｂはクロック入力Ｃ１がない２人力ＮＯＲゲートと
同じ動作をするため、クロック人力Ｃ２に対して動作し
、そのクロック人力Ｃ２に同期したデータ出力Ｑ及び反
転データ出力可が得られる。

また、クロック人力Ｃ２が“Ｌ”レベルの間は、クロッ
ク人力Ｃ１に対して動作するため、クロック入力Ｃ１に
同期したデータ出力Ｑ及び反転データ出力百が得られる
。

さらに、同期させたいクロック入力数を増加する場合に
は、ＮＯＲゲートＩＩＡ、１２Ａを多入力ゲートで構成
すればよい。

（発明が解決しようとする課題）しかしながら、上記構成のＦＦ回路では、クロック入力
数の増加に伴なってより多入力のゲートを必要とし、し
かもその多入力のゲートは１人力のゲートに比べて動作
速度が遅くなるため、ＦＦ回路の最高動作速度が遅くな
り、技術的に満足のゆくものが得られなかった。

本発明は前記従来技術が持っていた課題上して、クロッ
ク入力数増加により、動作速度が遅くなる点について解
決したＦＦ回路を提供するものである。

（課題を解決するための手段）本発明は前記課題を解決するために、ＦＦ回路を少なく
とも、入力端子と第１のノードとの間に並列に接続され
Ｎ個〈但し、Ｎは２以上）のクロック入力によりそれぞ
れオン、オフ制御されるＮ個のトランスファゲートと、
反転入力端子と第２のノードとの間に並列に接続され前
記Ｎ個のクロック入力によりそれぞれオン、オフ制御さ
れるＮ個のトランスファゲートと、前記第１と第２のノ
ード間にたすき接続された第１および第２のインバータ
と、前記第１のノードと出力端子間に１項方向に接続さ
れた第３のインバータと、前記第２のノードと反転出力
端子間にｊ頃方向に接続された第４のインバータとで、
構成したものである。

（作用）本発明によれば、以上のようにＦＦ回路を構成したので
、トランスファゲートは、遅延を生じることなくデータ
め入力を可能にし、また第１および第２のインバータは
入力データをラッチする働きをする。第３．第４のイン
バータは、出力バッファとしての働きをする。これによ
り、安定した高速動作が可能となる。従って、前記課題
を解決できるのである。

（実施例）第１図は本発明の一実施例を示す２クロツク入力用のマ
スター・スレーブ型ＦＦ回路の回路図である。

このＦＦ回路は、例えばＧａＡｓ−ＭＥＳＦＥＴ・ＩＣ
で構成されるもので、マスター側ＦＦ回路３０とスレー
ブ側ＦＦ回路３０を備えている。

マスタ側ＦＦ回路３０ば、データ入力り用の入力端子３
１、反転データ入カゴ用の反転入力端子３２、反転デー
タ出力可用の反転入力端子互、及びデータ出力Ｑ用の出
力端子３４を有している。

入力端子３１には、ノーマリオフ型ＭＥＳＦＥＴからな
る２個のトランスファゲート３５．３６のトレインが共
通接続され、その各ソースが第１のノードＮｉｌに共通
接続されている。同様に、反転入力端子３２にも、ノー
マリオフ型ＭＥＳＦＥＴからなる２個のトランスフアゲ
−）３７．３８のドレインが共通接続され、その各ソー
スが第２のノードＮ１２に共通接続されている。第１と
第２のノードＮｉｌ、Ｎ１２間には、ＤＣＦＬ　（Ｄｒ
ｅｃｔ　Ｃｏｕｐｌｅｄ　ＦＥＴ　Ｌｏｇｉｃ）からな
る第１と第２のインバータ４１．４２がたすき接続され
ている。

さらに、第１のノードＮｉｌと出力端子３３間には、Ｄ
ＣＦＬからなる第３のインバータ４３がｊ：＠方向に接
続されると共に、第２のノードＮ１２と反転出力端子３
４間にも、ＤＣＦＬからなる第４のインバータ４４が順
方向に接続されている。トランスファゲート３５．３７
はクロック人力Ｃ１によりオン、オフ制御され、トラン
スファゲート３６．３８はクロック入力Ｃ２によりオン
、オフ制御される。

このマスター側ＦＦ回路３０の出力端子３３゜３４に縦
続接続されたスレーブ側ＦＦ回路う０は、マスター側Ｆ
Ｆ回路３０と同一構成をなし、データ出力Ｑ用の出力端
子５３、反転データ出力可用の反転出力端子３４．４個
のトランスファゲート５５〜５８、及び第１〜第４のイ
ンバータ６１〜６４より構成されている。トランスファ
ゲート”ｉ５，５７は反転クロック入力で１により、ト
ランスファゲート５６．５８は反転クロック入力で２に
より、それぞれオン、オフ動作する。

第５図は第１図のマスター側ＦＦ回ｐｉ３０の動作を示
すタイムチャートである。

クロック人力Ｃ１が“Ｌ”レベルの期間Ｔ１では、トラ
ンスファゲート３５．３７がオフ状態となる。この時、
クロック人力Ｃ２がｉｔ　Ｈ＋＋レベルになると、トラ
ンスファゲート３６．３８がオンするため、データ入力
り及び反転データ百がインバータ４１．４４でそれぞれ
反転された反転データ出力可及びデータ出力Ｑが反転出
力端子３３及び出力端子３４から出力される。クロック
人力Ｃ２が゛′Ｌ′°レベルになると、トランスファゲ
ート３６．３８がオフ状態となり、インバータ４１゜４
２により、クロック人力Ｃ２が°“Ｈ”レベルの時のデ
ータ人力り及び反転データ入力口が保持される。これに
より、クロック人力Ｃ２に同期した信号が出力されるこ
とになる。

同様に、クロック人力Ｃ２が“Ｌ”レベルの期間Ｔ２に
おいては、クロック入力Ｃ１に同期した信号が反転出力
端子３３及び出力端子３４から出力される。

スレーブ側ＦＦ５０も前記マスター側ＦＦ３０とほぼ同
様の動作を行う。従って、第１図の回路は、２種類のク
ロック人力Ｃ１，Ｃ１とＣ２゜て２に対して動作するＦ
Ｆ回路として動作する。

本実施例では、次のような利点を有している。

（ｉ）　トランスファゲート３５〜３８．５５〜う８と
インバータ４１〜４４．６１〜６４のみで回路を構成し
ているため、多入力のゲートによる遅延時間の増加がな
く、動作速度を速くできる。

即ち、例えばクロック人力Ｃ１，Ｃ１系で動作させる場
合は、クロック入力Ｃ２，’ｆｉ２系を“Ｌ”レベルに
してトランスファゲート３６．３８゜５６．５８をオフ
状態にすれば、フリップフロップ動作が行われる。この
際、トランスファゲート３６．３８，５６．５８は回路
から切り離された状懸となるため、信号伝達の遅延時間
は生じない。

これに対して、第４図の回路では、クロック人力Ｃ２を
Ｌ”にしても、クロック人力Ｃ１が通るＮＯＲゲートＩ
ＩＡ、１２Ｂが常に動作するため、そのＮＯＲゲートＩ
ＩＡ、１２Ｂでの信号伝達の遅延が生じる。この遅延時
間はＮＯＲゲート１１Ａ、１１Ｂの入力数が増加するほ
ど長くなる。

従って本実施例のＦＦ回路では、高速動作が可能となる
。

（ｉｉ）　　インバータ４１と４２．６１と６２でラッ
チ回路を構成しているので、ＮＯＲゲート等の他のゲー
トで構成したものに比べて、安定した高速動作が得られ
る。

（ｉｉｉ）　　さらに多くのクロック入力が必要な場合
には、それに応じて各トランスファゲート３５゜３６．
３７，３８．５う、５６．５７．５８における並別個数
を増加するだけで、簡単に実現できる。

（ｉｖ）　　本実施例では、マスター側ＦＦ回路３０あ
るいはスレーブ側ＦＦ回路５０のみの使用も可能である
。例えば、ラッチ回路等としての利用が考えられる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ａ）　トランスファゲート３５〜３８，３５〜５８は
、ＭＥＳＦＥＴ以外に、ＭＯＳＦＥＴやバイポーラトラ
ンジスタ等のスイッチ素子で構成してもよい。

（ｂ）　　インバータ４１〜４４．６１〜６４も、ＤＣ
ＦＬ以外のｃ　ｘｉ　ｏ　ｓインバータ等で構成しても
よい。

（発明の効果）以上詳細に説明したように、本発明によれば、トランス
ファゲートとインバータだけでＦＦ回路を構成したので
、たとえクロック入力数を増加しても、信号遅延の極め
て少ない、安定した高速動作が可能となる。

【図面の簡単な説明】

第１図は本発明の実施例を示すＦＦ回路の回路図、第２
図は従来のＦＦ回路の回路図、第３図は第２図のタイム
チャート、第４図は従来のＦＦ回路の回路図、第５図は
第１図のタイムチャート。３０・・・・・・マスター側ＦＦ回路、３１・・・・・
・入力端子、３２・・・・・・反転入力端子、３３．５
４・・・・・・反転出力端子、３４．５３・・・・・・
出力端子、３５〜３８゜５５〜５８・・・・・・トラン
スファゲート、４１〜４４゜６１〜６４・・・・・・イ
ンバータ、Ｃ１，Ｃ２・・・・・・クロック入力、Ｃ１
，’ｆｉ２・・・・・・反転クロック入力、Ｎ１１、Ｎ
１２・・・・・・ノード。出叩人　沖電気工業株式会社代理人　　柿　　本　　恭　　成第２７第３区

Claims

【特許請求の範囲】入力端子と第１のノードとの間に並列に接続されＮ個（
但し、Ｎは２以上）のクロック入力によりそれぞれオン
、オフ制御されるＮ個のトランスファゲートと、反転入力端子と第２のノードとの間に並列に接続され前
記Ｎ個のクロック入力によりそれぞれオン、オフ制御さ
れるＮ個のトランスファゲートと、前記第１と第２のノ
ード間にたすき接続された第１および第２のインバータ
と、前記第１のノードと出力端子間に順方向に接続された第
３のインバータと、前記第２のノードと反転出力端子間に順方向に接続され
た第４のインバータとを、備えたことを特徴とするフリップフロップ回路。