JPS62202617A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高速で雑音余裕度が大きい分周機能を有する
半導体集積回路に関するものである。

〔従来の技術〕

雑音余裕度が大きい分局機能を有する半導体集積回路は
、従来、アイ・イー・イー・イー、ジャーナル・オフ・
ソリッドステート・サーキット（ＩＥＥｆ！　Ｊ、　５
ｏｌｉｄ−Ｓｔａｔｅ　Ｃ１ｒｃｕｉｔｓ、）　ｖｏｌ
、　５Ｃ−１８゜ＰＰ、３６９〜３７６、１９８３に“
ＧａＡｓ　Ｄｉｇｉｔａｌ　ＤｙｎａｍｉｃＩＣ”ｓ　
ｆｏｒ　Ａｐｐｌｉｃａｔｉｏｎ　ｕｐ　ｔｏ　ｌ０Ｇ
）ｌｚ”としてＮ。

Ｒｏｃｃｈｉ等により報告されており、ダナミック分局
器と呼ばれている。上記文献ではノーマリ・オン型およ
びノーマリ・オフ型の電界効果トランジスタを使用した
２種類の回路構成が報告されている。

ノーマリ・オン型電界効果トランジスタを使用した回路
構成では、入出力電圧レベルを合わせるためにレベル変
換回路が必要であり、消費電力も大きいという欠点があ
り、集積化には適していない。

そのため、低消費電力で、かつレベル変換回路が不要で
集積化に適したノーマリ・オフ型の電界効果トランジス
タを使用した回路構成のダイナミック分周器を例に、従
来技術につき説明する。

第８図にその回路構成を示す、第８（！ｌ　（ａ）は基
本インバータであり、電界効果トランジスタ１のドレイ
ン端子２は、一端が電源端子３に接続された抵抗４の他
端と接続され、上記電界効果トランジスタ１のソース端
子５は接地され、ゲート端子６が入力端子７に、また、
上記電界効果トランジスタ１のドレイン端子２が出力端
子８に接続されており、これを簡略化した記号を第８図
（ｂ）に示し、上記記号を用いた従来回路例を第８図（
ｃ）に示している。上記従来例では、第８図（ａ）に示
したインバータと同一構成の第１、第２、第３のインバ
ータエ１、Ｉ２．Ｉ３と、電界効果トランジスタのドレ
インを入力端子、ソースを出力端子、ゲートを制御用端
子とした第１および第２のトランスミツティングゲート
Ｔ１およびＩ２とから構成されており、Ｔ１を工１と工
２との間に挿入し、Ｉ２を工３と工１との間に挿入して
、工２の出力端子と工３の入力端子とを接続し、Ｔ１の
ゲートおよびＩ２のゲートを外部入力端子９および１０
に接続し、Ｉ２の出力を外部出力端子１１に接続し、上
記外部入力端子９および１０に互いに逆位相の入力信号
を入力し、上記外部出力端子１１から入力信号周波数の
１／２に分周された信号を出力するように構成されてい
る。そのため、インバータ１段あたりの伝搬遅延時間を
ｔｐｄとすれば、３つのインバータ１１．Ｉ２、工３お
よび２つのトランスミツティングゲートＴ１、Ｉ２から
なるループ１２の中で、Ｔ１のゲート入力信号が“Ｈ”
となってからＴ１を通過した信号がＩ２とＩ３を通過し
てＩ２のドレイン端子に到達するまでの時間は２ｘｔｐ
ｄ、また、Ｉ２のゲート入力信号が“Ｈ”となってから
Ｉ２を通過した信号が工１を通過してＴ１のドレイン端
子へ到達するまでの時間はｔｐｄを要し、これらの時間
はＴ１およびＴ２のゲートへの入力信号周期の１／２よ
り短くなければならない。すなわち、Ｔ１およびＴ２へ
の入力信号はデユーティが５０％で互いに逆位相の信号
であり、その期間をＴとすれば、ループ１２の中の２つ
のトランスミツティングゲート間を伝搬する信号は、Ｔ
／２以内に確定する必要があるＣ−＞　２　ｘ　ｔｐｄ
）。

〔発明が解決しようとする問題点〕

上記理由から、２つのトランスミツティングゲートＴ１
．Ｔ２間に挿入されているインバータ数が多い方の経路
を通過する時間（２Ｘｔｐｄ）が、最高分周周波数ｆ。

Ｘを規定するため の電界効果トランジスタによるトランスミツティングゲ
ート信号が通過するときに、直流レベルの低下が大きく
、また、上記トランジスタによるＤ　ＣＦ　Ｌ　（Ｄｉ
ｒｅｃｔ　Ｃｏｕｐｌｅｄ　ＦＥＴ　Ｌｏｇｉｃ）イン
バータの小信号利得が小さいことと、さらに上記インバ
ータ出力が反転出力だけであり、インバータ一段では正
転出力が得られないため、上記ループ１２を信号が１周
したとき１反転信号が戻って分周動作が可能になるよう
にするには、インバータが最低３個必要であることに起
因するものである。

〔問題点を解決するための手段〕

本発明は、従来のインバータが反転出力だけしか出力で
きず、小信号利得が小さいため、ループ内に３個のイン
バータを必要とした点を解決するために１反転および正
転出力が同時に得られ、しかも小信号利得を大きくでき
るインバータを用いることによって、ループ内のインバ
ータを極限の２個とし、超高速の分周動作を可能にする
半導体集積回路を得るようにしたものである６〔作用〕 本発明は反転および正転出力が同時に得られ、しかも小
信号利得が大きく、また動作余裕も大きいＳ　ＣＦ　Ｌ
　（Ｓｏｕｒｃｅ　Ｃｏｕｐｌｅｄ　ＦＥＴ　Ｌｏｇｉ
ｃ）構成のインバータを用いることを最も主要な特徴と
している。このため１反転出力だけしか得られず、小信
号利得が小さいＤＣＦＬ！成のインバータを用いた従来
技術と異なっている。また、本発明は従来技術５ＣＦＬ
インバータを用いることにより、ループ内のインバータ
数を２個にできるという特徴を有している。

〔実施例〕

つぎに本発明の実施例を図面とともに説明する。

第１図は本発明による半導体集積回路の第１実施例にお
ける回路構成を示す図、第２図は上記実施例と同等の接
続関係および機能を有する電流切換型インバータを示す
図、第３図および第４図は上記第１実施例の動作を説明
するためのタイミングダイヤグラム、第５図は本発明の
第２実施例に用いるインバータ回路図、第６図はゲート
電流特性を示す図、第７図は入出力伝達性を示す図であ
る。

第１図に示す本発明の第１実施例は、第２図に示す電流
切換型インバータ（ＩＮＶ）と同等の接続関係と機能と
を有している。上記ＩＮＶは第１および第２の入力信号
端子Ａ１およびＡ２と、第１および第２の出力信号端子
Ｂ１およびＢ２とを有しており、上記Ｂ１およびＢ２に
はＡ１に入力される信号に対して、反転および正転信号
が出力される。第１図の第１実施例は、第１および第２
の電流切換型インバータエ１および工２と、電界効果ト
ランジスタのドレインを入力端子、ソースを出力端子、
ゲートを制御用端子とした第１〜第４のトランスミツテ
ィングゲートＴ１〜Ｔ４により構成され、上記トランス
ミツティングゲートＴ１およびＴ２のドレイン端子がそ
れぞれ工１の第１出力信号端子Ｂｌｌおよび第２出力信
号端子Ｂ２１に接続され、上記Ｔ１およびＴ２のソース
端子がそれぞれ第２の電流切換型インバータＩ２の第１
人力信号端子Ａ１２および第２の入力信号端子Ａ２２に
接続され、さらにトランスミツティングゲートＴ３、Ｔ
４のドレイン端子が、それぞれ第２の電流切換型インバ
ータＩ２の第１出力信号端子Ｂ１２および第２出力信号
端子Ｂ２２に接続され、上記トランスミツティングゲー
トＴ３およびＴ４のソース端子が、それぞれ第１の電流
切換型インバータエ１の第２人力信号端子Ａ２１および
第１人力信号端子Ａｌｌに接続され、上記トランスミッ
ティングゲートＴ１およびＩ２のゲート端子が共に第１
の外部入力信号端子ｘ１に接続され、また上記Ｔ３およ
びＩ４のゲート端子が共に第２の外部入力信号端子ｘ２
に接続され、上記外部入力信号端子ｘ１およびＩ２に互
いに逆位相の入力信号を入力し、第２の電流切換型イン
バータエ２の第１および第２の出力信号端子Ｂ１２およ
びＢ２２は、それぞれ外部出力端子Ｙ１およびＩ２に接
続されている。

なお、上記外部出力端子Ｙ１およびＩ２は、上記Ｉ２の
かわりに１１の第１および第２の出力信号端子Ｂｌｌお
よびＢ２１に接続されても構わない。

本実施例の動作原理を第３図に示すタイミングダイヤグ
ラムを用いて説明する。上記第３図は各端子電圧の時間
変化を示したものである。初め、１＝０で１１の入力Ａ
ｌｌがＬｏｗ（“Ｌ”）、　Ａ２１がＨｉｇｈ（“Ｈ”
）の状態にあるとする。１１およびＩ２における伝搬遅
延時間をｔｐｄとし、ｘｌおよびＩ２への入力信号は完
全に逆位相になっており、その期間をＴ、またトランス
ミツティングゲートＴ１〜Ｔ４における伝搬遅延時間を
Ｏｋとして考える。Ａ１１が“Ｌ”であるため第１の電
流切換型インバータエ１の反転出力端子Ｂｌｌは“Ｈ″
′となっており、１＝１．で外部入力信号端子Ｘ１が“
Ｌ　”からＩＩ　Ｈ１′になったとき、トランスミツテ
ィングゲートＴ１の出力端子Ａ１２は“Ｈ”になる、こ
の時、上記インバータ１１の正転出力端子Ｂ２１は“Ｌ
”となっており、トランスミツティングゲートＴ２の出
力端子Ａ２２は“Ｌ　Ｉｓとなる。

Ａ１２がＩＩＨ”になってから第２電流切換型インバー
タエ２の伝搬遅延時間ｔｐｄ後（１＝１＊）、工２の反
転出力端子Ｂ１２は“Ｌ”に変化する。さらにｔ＝ｔａ
でＩ２がｉｔ　Ｌ　ｐｐ　カらａｉＨ”へ、Ｘｌが“′
Ｈ”から“Ｌ”へ変化すると、Ｂ１０の信号がＩ３を介
してＡ２１に伝搬し、Ａ２１は“Ｌ”に変化する。この
時、同時にＡｌｌは“ＨＩＩに変化する。

Ａｌｌが“Ｈ”になってから工１の伝搬遅延時間ｔｐｄ
後（ｔ＝ｔ４）、工１の反転出力端子Ｂｌｌは“Ｌ”変
化する。つぎに１＝１．でｘｌが“Ｌ”から“Ｈ”へ、
Ｉ２が“Ｈｐａからａｔ　Ｌ　ｐｐへ変化すると、Ｂｌ
ｌの信号がＴ１を介してＡ１２へ伝搬し、Ａ１２はＨ”
から“Ｌ″″へ変化する。このようにＡ１２はＸｌが“
Ｌ　Ｉｔから“ＨＩｔへ変化する時刻１＝１□および１
＝１．で状態が変化している。以降同様にして第３図に
示すような信号変化を繰返すことにより、外部出力端子
Ｙｌ　（＝８１２）には、外部入力端子Ｘ１およびＩ２
の周期Ｔの２倍の周期２Ｔの信号が現われることになり
、入力信号の１７２の周波数が出力されることがわかる
。

つぎに、入力信号の周期の１／２　（Ｔ／２）が、イン
バータの伝搬遅延時間ｔｐｄより短く、すなわち、より
高周波の入力信号が入力される場合のタイミングダイヤ
グラムを第４図に示す、第３図の場合と同様に、１＝１
１で外部入力端子Ｘ１が“Ｌ”から“Ｈ”になったとき
トランスミツティングゲートＴ１の出力端子ＡＩ２は“
ＨＩＩとなる。

Ａ１２が１１）Ｉ　＃＃となってから工２の伝搬遅延時
間ｔｐｃｔ後（ｔ＝ｔ３）、Ｉ２＋７）反転出力端子Ｂ
１２は１１　Ｌ　＃＃に変化するが、入力信号の周期の
１７２がｔｐｄより短い（Ｔ　／　２　＜ｔｐｄ）ため
、Ｉ２がｔ＝ｔｚ　（ｔｔ＜ｔｚ＜ｔｉ）で＃　Ｌ　＃
＃から“Ｈ″へ変化したとき、その時のＢ１２の状態、
すなわち１′Ｈ”がＩ３を介してＡｌｌへ、また、Ｂ２
２の状態、すなわち“Ｌ”がトランスミツティングゲー
トＴ４を介してＡｌｌへ伝搬される。つまり、インバー
ター２の出力Ｂ１２の変化が確定しないうちに１次段の
トランスミツティングゲートＴ３が導通状態になり、誤
った情報が次段インバーター１へ伝達されてしまうこと
になるので、入力周期Ｔとインバータの伝搬遅延時間ｔ
ｐｄとの間には ｔｐｄ　（− なる関係を満足する必要がある。従って、この分周回路
の最高分周周波数ｆ　ｗａｘは ｆ　ｍａｘ＝　１　／　Ｔｍ＋ｎ＝　１　／　２　ｔｐ
ｄで表わすことができる。上記結果から明らかなように
、従来技術ではｆ□ｘ　＝　１　／　４　ｔｐｄであっ
たものが１／２ｔｐｄというように２倍の高速化かはか
れることがわかる。

本発明の第２実施例は、上記第１実施例における電流切
換型インバータを、いわゆる抵抗負荷型の５ＣＦＬ構成
インバータに置き換えたものである。上記５ＣＦＬイン
バータの回路図は第５図に示すように、一端が接地され
た第１の抵抗Ｒ１の他端が第１の電界効果トランジスタ
Ｑ１のドレイン端子に接続され、一端が接続された第２
の抵抗Ｒ２の他端が第２の電界効果トランジスタＱ２の
ドレイン端子に接続され、電界効果トランジスタＱ１お
よびＱ２のソース端子が共通に第３の電界効果トランジ
スタＱ３のドレイン端子に接続され。

上記Ｑ３のソース端子が第１の電源（負電圧）ｖｌに接
続されており、ＱｌおよびＱ２のゲート端子がそれぞれ
第１および第２の入力信号端子Ａ１およびＡ２に接続さ
れ、さらにドレイン端子が接地された第４および第５の
電界効果トランジスタＱ４およびＱ５のソース端子が、
それぞれ第６および第７の電界効果トランジスタＱ６お
よびＱｌのドレイン端子に接続され、上記Ｑ６およびＱ
ｌのソース端子がともに第１の電源ｖ１に接続され、電
界効果トランジスタＱ３、Ｑ６、Ｑｌのゲート端子とソ
ース端子との間に第２の電源ｖ２を挿入し、電界効果ト
ランジスタＱ４およびＱ５のソース端子がそれぞれ第１
の出力信号端子Ｂ１および第２の出力信号端子Ｂ２に接
続されるように構成されている。上記第１および第２の
出力信号端子Ｂ１およびＢ２には、入力信号端子Ａ１に
入力される信号に対して１反転および正転信号が出力さ
れる。

電界効果トランジスタを用いた電流切換型インバータは
一般にＳ　（：　Ｆ　Ｌ　（Ｓ□ｕｒｃｅ　Ｃｏｕｐｌ
ｅｄ　ＦＥＴＬｏｇｉｃ）と呼ばれ、負荷用素子、スイ
ッチング用素子、定電流電源から構成され、上記負荷用
素子と定電流電源との組合わせ方には種々の方法があり
、負荷としては抵抗あるいはゲート・ソース間を接続し
たノーマリ・オン型電界効果トランジスタがあり、また
、定電流電源としては、抵抗、ゲート・ソース間を接続
したノーマリ・オン型電界効果トランジスタ、ゲート・
ソース間に一定電圧を印加したノーマリ・オン型あるい
はノーマリ・オフ型電界効果トランジスタ等が考えられ
るが、本実施例では、製造の容易性および低電力化のだ
。

めに、第５図に示すように負荷として抵抗（Ｒ１、Ｒ２
）を、また定電流電源としてゲート・ソース間に一定電
圧の電源（ｖ２）を挿入したノーマリ・オフ型電界効果
トランジスタ（Ｑ３）を用いている。なおＱ４〜Ｑ７は
駆動力向上のためのソース・フォロワ段であり、これも
含めて５ＣＦＬ構成の電流切換型インバータとなってい
る。このような５ＣＦＬインバータは、一般的に各トラ
ンジスタの閾値電圧変動に対する許容度が大きく、動作
余裕度が大きいということと、回路中のすべてのトラン
ジスタはそのゲート・ドレイン間容量が小さな領域で動
作するように電圧設定して用いるため、高速動作が可能
であり、さらに回路はすべて電力が小さく、集積回路に
適しているという利点を有している。従って本発明にお
いて、このような５ＣＦＬインバータを用いることによ
り、回路全体の動作余裕を大きくし、高速でかつ低電力
な分周回路の実現が可能゛になる。

本発明の第３の実施例は、第１図に示した第１実施例と
同様の回路において、すべての電界効果トランジスタを
ＡＱ　Ｇ　ａ　Ａ　ｓ　／　Ｇ　ａ　Ａ　ｓ系等のヘテ
ロ構造電界効果トランジスタに置き換えた構成の半導体
集積回路である。ヘテロ構造電界効果トランジスタを用
いた効果としては、第１に高移動度の２次元電子ガスを
利用することによる高速化があげられる。第２には、ヘ
テロ構造の場合、ＧａＡｓＭＥＳＦＥＴのようなショッ
トキゲート電界効果トランジスタに較べて、ゲート順方
向電流の立上り電圧が高いという特徴があるため、電源
電圧を大きくでと論理振幅が大きい、すなわち雑音余裕
度が大きな回路を構成できるという利点を有している。

上記の点を具体的に表わすために、ヘテロ構造ＦＥＴお
よびＭＥＳＦＥＴのゲート電流特性および入出力伝達特
性を、それぞれ第６図および第７図に示す。第６図の・
印はヘテロ構造ＦＥＴのゲート電流実測値、実線は計算
値、破線はＭＥＳＦＥＴの場合の計算値である。ＭＥＳ
ＦＥＴの場合、ゲート電流のゲート電圧依存性が大きく
、非常に急峻な立上り特性を示すが、ヘテロ構造ＦＥＴ
の場合は、閾値電圧以上のゲート電圧領域率はＭＥＳＦ
ＥＴに較べて非常に小さくなっている。第７図は上記の
ゲート電流特性を有するヘテロ構造ＦＥＴとＭＥＳＦＥ
Ｔとを用いたインバータ回路の入出力伝達特性の電源電
圧依存性を、それぞれ実線と破線で示している。電源電
圧ｔ、ＳＶを例にとると、ヘテロ構造ＦＥＴでは、論理
ハイレベル：ｖＨは１．３Ｖ、論理ロウレベル：ｖＬは
０．２５Ｖ、従ッテ論理振幅：　Ｖｔｓは１．０５ｖテ
あるのに対し、ＭＥＳＦＥＴ’ｔ’は、　Ｖ　ｎ　＝　
０　、９　Ｖ、　Ｖ　Ｌ　＝０．４５Ｖ、ＶＬＳ＝０．
４５Ｖとなす、ヘテロ構造ＦＥＴを用いた方が２倍以上
の論理振幅がとれ、雑音余裕度が大きな回路を実現する
上で極めて有利である。

〔発明の効果〕

上記のように本発明による半導体集積回路は、第１およ
び第２の入力信号端子と、第１の入力信号に対して反転
信号（逆位相）を出力する第１の出力信号端子、および
正転信号（同相）を出力する第２の出力信号端子を有す
る第１の電流切換型インバータと、該第１のインバータ
と同一構成の第２の電流切換型インバータと、電界効果
トランジスタのドレインを入力端子、ソースを出力端子
。

ゲートを制御用端子とした第１のトランスミツティング
ゲートと、該第１のトランスミツティングゲートと同一
構成を有する第２、第３、第４のトランスミツティング
ゲートから構成され、第１および第２のトランスミツテ
ィングゲートのドレイン端子が、上記第１のインバータ
の第１および第２の出力信号端子にそれぞれ接続され、
上記第１および第２のトランスミツティングゲートのソ
ース端子が、第２のインバータの第１および第２の入力
信号端子にそれぞれ接続され、さらに、第３および第４
のトランスミツティングゲートのドレイン端子が、第２
のインバータの第１および第２の出力信号端子に接続さ
れ、上記第３および第４のトランスミツティングゲート
のソース端子が。

第１のインバータの第２および第１の入力信号端子にそ
れぞれ接続されて、上記第１および第２のトランスミツ
ティングゲートのゲート端子が共に第１の外部入力信号
端子に接続され、また、上記第３および第４のトランス
ミツティングゲートのゲート端子が共に第２の外部入力
信号端子に接続され、上記第１および第２の外部入力信
号端子に互いに逆位相の入力信号を入力し、第１あるい
は第２のインバータの第１および第２の出力信号端子を
外部出力とするように接続したことにより。

電流切換型インバータを用いて反転および正転出力を１
つのインバータで同時に得られるようにしたから、ダイ
ナミック分周器を構成する際、ループ内のインバータ数
は２個ですみ、最高分周周波数ｆ□８はインバータの伝
ｍ遅延時間をｔｐｃｔとすれば１／２・ｔｐｄとなり、
低消費電力で、かつ超高速分局器の実現が可能になる。

また、ヘテロ構造電界効果トランジスタを用いることに
より、高いゲート順方向立上り電圧のため、大きな論理
振幅動作が可能になり、雑音余裕度の大きな回路を構成
できるという利点がある。

【図面の簡単な説明】

第１図は本発明による半導体集積回路の第１実施例にお
ける回路構成を示す図、第２図は上記実施例を同等の接
続関係および機能を有する電流切換型インバータを示す
図、第３図は上記第１実施例の動作を説明するためのタ
イミングダイヤグラムを示す図、第４図はより高周波の
入力信号が入力される場合のタイミングダイヤグラムを
示す図、第５図は本発明の第２実施例に用いるインバー
タ回路図、第６図はゲート電流特性を示す図、第７図は
入出力伝達性を示す図、第８図は従来のダイナミック分
周回路例を示す図である。 Ａ１・・・第１人力信号端子 Ａ２・・・第２人力信号端子 Ｂ１・・・第１出力信号端子 Ｂ２・・・第２出力信号端子 工１・・・第１電流切換型インバータ エ２・・・第２電流切換型インバータ Ｑ１〜Ｑ７・・・電界効果トランジスタＲ１・・・第１
抵抗　　　　Ｒ２・・・第２抵抗Ｔ１〜Ｔ４・・・トラ
ンスミツティングゲートｖ１、ｖ２・・・電源 ｘｌ・・・第１外部入力信号端子 Ｉ２・・・第２外部入力信号端子 Ｙｌ・・・第１外部出力端子 Ｉ２・・・第２外部出力端子 特許出願人　日本電信電話株式会社 代理人弁理士　　中　村　純之助 才１　題 ヤ　２都 才３冴

Claims (1)

1. 【特許請求の範囲】 １、第１および第２の入力信号端子と、第１の入力信号
   に対して反転信号（逆位相）を出力する第１の出力信号
   端子、および正転信号（同相）を出力する第２の出力信
   号端子を有する第１の電流切換型インバータと、該第１
   のインバータと同一構成の第２の電流切換型インバータ
   と、電界効果トランジスタのドレインを入力端子、ソー
   スを出力端子、ゲートを制御用端子とした第１のトラン
   スミッティングゲートと、該第１のトランスミッティン
   グゲートと同一構成を有する第２、第３、第４のトラン
   スミッティングゲートから構成され、第１および第２の
   トランスミッティングゲートのドレイン端子が、上記第
   １のインバータの第１および第２の出力信号端子にそれ
   ぞれ接続され、上記第１および第２のトランスミッティ
   ングゲートのソース端子が、第２のインバータの第１お
   よび第２の入力信号端子にそれぞれ接続され、さらに、
   第３および第４のトランスミッティングゲートのドレイ
   ン端子が、第２のインバータの第１および第２の出力信
   号端子に接続され、上記第３および第４のトランスミッ
   ティングゲートのソース端子が、第１のインバータの第
   ２および第１の入力信号端子にそれぞれ接続されて、上
   記第１および第２のトランスミッティングゲートのゲー
   ト端子が共に第１の外部入力信号端子に接続され、また
   、上記第３および第４のトランスミッティングゲートの
   ゲート端子が共に第２の外部入力信号端子に接続され、
   上記第１および第２の外部入力信号端子に互いに逆位相
   の入力信号を入力し、第１あるいは第２のインバータの
   第１および第２の出力信号端子を外部出力とするように
   接続した半導体集積回路。 ２、上記電流切換型インバータは、一端が接地された第
   １および第２の抵抗の他端を、それぞれ第１および第２
   の電界効果トランジスタのドレイン端子に接続し、上記
   第１および第２の電界効果トランジスタのソース端子を
   共通に第３の電界効果トランジスタのドレイン端子に接
   続し、上記第３の電界効果トランジスタのソース端子を
   第１の電源（負電圧）に接続するとともに、上記第１お
   よび第２の電界効果トランジスタのゲート端子を、第１
   および第２の入力信号端子にそれぞれ接続し、さらに、
   ドレイン端子が接地された第４および第５の電界効果ト
   ランジスタのソース端子を、それぞれ第６および第７の
   電界効果トランジスタのドレイン端子に接続し、上記第
   ６および第７の電界効果トランジスタのソース端子を共
   に上記第１の電源に接続し、上記第３、第６、第７の電
   界効果トランジスタのゲート端子とソース端子との間に
   第２の電源を挿入し、第４および第５の電界効果トラン
   ジスタのソース端子を、それぞれ第１の出力信号端子お
   よび第２の出力信号端子に接続するように構成したもの
   であることを特徴とする特許請求の範囲第１項記載の半
   導体集積回路。 ３、上記電界効果トランジスタは、いずれも、ＡｌＧａ
   Ａｓ／ＧａＡｓ系等のヘテロ構造電界効果トランジスタ
   であることを特徴とする特許請求の範囲第１項記載の半
   導体集積回路。