JPH06260903A - 遅延型フリップフロップ回路 - Google Patents
遅延型フリップフロップ回路Info
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- JPH06260903A JPH06260903A JP6000619A JP61994A JPH06260903A JP H06260903 A JPH06260903 A JP H06260903A JP 6000619 A JP6000619 A JP 6000619A JP 61994 A JP61994 A JP 61994A JP H06260903 A JPH06260903 A JP H06260903A
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- gate
- fet
- output
- inverter
- gates
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Abstract
(57)【要約】
【目的】 素子数が少なく、高集積化に適し、消費電力
が少なく、高速動作が可能なＤ−ＦＦを提供する。 【構成】 クロックＣＫの立ち下り時のデータＤに従っ
て、同相出力Ｑ及び逆相出力Ｑ／が決まる立ち下りエッ
ヂトリガ型ＦＦとして動作する。クロックＣＫの立ち下
り時に、インバータ４１の出力側とノードＮ１２との間
で、ゲート接地型Ｄ−ＦＥＴ４２を介して電流の供給あ
るいは吸引が行われ、該ノードＮ１２の状態が決定され
る。
が少なく、高速動作が可能なＤ−ＦＦを提供する。 【構成】 クロックＣＫの立ち下り時のデータＤに従っ
て、同相出力Ｑ及び逆相出力Ｑ／が決まる立ち下りエッ
ヂトリガ型ＦＦとして動作する。クロックＣＫの立ち下
り時に、インバータ４１の出力側とノードＮ１２との間
で、ゲート接地型Ｄ−ＦＥＴ４２を介して電流の供給あ
るいは吸引が行われ、該ノードＮ１２の状態が決定され
る。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル回路におけ
る遅延型フリップフロップ回路（以下、Ｄ−ＦＦとい
う）に関するものである。
る遅延型フリップフロップ回路（以下、Ｄ−ＦＦとい
う）に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献；電子通信学会技術研究報告、ＳＳＤ８４−１１５
（１９８５）市岡・田中・角谷・松浦・川上・石田著
「１ＧＨｚ低消費電力ＧａＡｓ可変分周器」Ｐ．８９−
９６ 図２は、前記文献に記載された超高速、低消費電力の可
変分周器に用いられたＤ−ＦＦの一構成例を示す回路図
である。このＤ−ＦＦは、データＤを入力するデータ入
力端子１、クロックＣＫを入力するクロック入力端子
２、同相出力Ｑ用の第１の出力端子３、及び逆相出力Ｑ
／用の第２の出力端子４を有し、それらの入，出力端子
１〜４間には６個のＮＯＲゲート１１，１２，１３，１
４，１５，１６が接続されている。ＮＯＲゲート１１，
１２は、クロック入力端子２及び第１のノードＮ１と第
２のノードＮ２との間にたすきがけ接続されている。第
２のノードＮ２、クロック入力端子２、及び第１のノー
ドＮ１は、ＮＯＲゲート１３の入力側に接続され、該Ｎ
ＯＲゲート１３の出力側の第３のノードＮ３が、データ
入力端子１と共にＮＯＲゲート１４の入力側に接続され
ている。ＮＯＲゲート１４の出力側は、第１のノードＮ
１に接続されている。第２，第３のノードＮ２，Ｎ３と
第１，第２の出力端子３，４との間には、ＮＯＲゲート
１５，１６がたすきがけ接続されている。各ＮＯＲゲー
ト１１〜１６は、例えば、ＧａＡｓを用いた複数個のシ
ョットキー障壁ゲート電界効果トランジスタ（以下、Ｍ
ＥＳＦＥＴという）でそれぞれ構成されている。
例えば次のような文献に記載されるものがあった。 文献；電子通信学会技術研究報告、ＳＳＤ８４−１１５
（１９８５）市岡・田中・角谷・松浦・川上・石田著
「１ＧＨｚ低消費電力ＧａＡｓ可変分周器」Ｐ．８９−
９６ 図２は、前記文献に記載された超高速、低消費電力の可
変分周器に用いられたＤ−ＦＦの一構成例を示す回路図
である。このＤ−ＦＦは、データＤを入力するデータ入
力端子１、クロックＣＫを入力するクロック入力端子
２、同相出力Ｑ用の第１の出力端子３、及び逆相出力Ｑ
／用の第２の出力端子４を有し、それらの入，出力端子
１〜４間には６個のＮＯＲゲート１１，１２，１３，１
４，１５，１６が接続されている。ＮＯＲゲート１１，
１２は、クロック入力端子２及び第１のノードＮ１と第
２のノードＮ２との間にたすきがけ接続されている。第
２のノードＮ２、クロック入力端子２、及び第１のノー
ドＮ１は、ＮＯＲゲート１３の入力側に接続され、該Ｎ
ＯＲゲート１３の出力側の第３のノードＮ３が、データ
入力端子１と共にＮＯＲゲート１４の入力側に接続され
ている。ＮＯＲゲート１４の出力側は、第１のノードＮ
１に接続されている。第２，第３のノードＮ２，Ｎ３と
第１，第２の出力端子３，４との間には、ＮＯＲゲート
１５，１６がたすきがけ接続されている。各ＮＯＲゲー
ト１１〜１６は、例えば、ＧａＡｓを用いた複数個のシ
ョットキー障壁ゲート電界効果トランジスタ（以下、Ｍ
ＥＳＦＥＴという）でそれぞれ構成されている。
【０００３】次に、動作を説明する。クロックＣＫ及び
データＤが高レベル（以下、“Ｈ”という）の場合、Ｎ
ＯＲゲート１１の出力が“Ｈ”、ＮＯＲゲート１２，１
３の出力が低レベル（以下、“Ｌ”という）になる。ク
ロックＣＫが“Ｈ”から“Ｌ”へ移るとき、ＮＯＲゲー
ト１３の出力が“Ｌ”から“Ｈ”へ変わり、ＮＯＲゲー
ト１５の同相出力Ｑが“Ｈ”に確定する。クロックＣＫ
が“Ｈ”、データＤが“Ｌ”の場合、ＮＯＲゲート１４
の出力が“Ｈ”、ＮＯＲゲート１１，１２，１３の出力
が“Ｌ”になる。クロックＣＫが“Ｈ”から“Ｌ”へ移
るとき、ＮＯＲゲート１２の出力が“Ｌ”になる。クロ
ックＣＫが“Ｈ”から“Ｌ”へ移るとき、ＮＯＲゲート
１２の出力が“Ｌ”から“Ｈ”へ変わり、ＮＯＲゲート
１５の同相出力Ｑが“Ｌ”に確定する。従って、クロッ
クＣＫに同期した同相出力Ｑ及び逆相出力Ｑ／が、出力
端子３及び４から出力される。
データＤが高レベル（以下、“Ｈ”という）の場合、Ｎ
ＯＲゲート１１の出力が“Ｈ”、ＮＯＲゲート１２，１
３の出力が低レベル（以下、“Ｌ”という）になる。ク
ロックＣＫが“Ｈ”から“Ｌ”へ移るとき、ＮＯＲゲー
ト１３の出力が“Ｌ”から“Ｈ”へ変わり、ＮＯＲゲー
ト１５の同相出力Ｑが“Ｈ”に確定する。クロックＣＫ
が“Ｈ”、データＤが“Ｌ”の場合、ＮＯＲゲート１４
の出力が“Ｈ”、ＮＯＲゲート１１，１２，１３の出力
が“Ｌ”になる。クロックＣＫが“Ｈ”から“Ｌ”へ移
るとき、ＮＯＲゲート１２の出力が“Ｌ”になる。クロ
ックＣＫが“Ｈ”から“Ｌ”へ移るとき、ＮＯＲゲート
１２の出力が“Ｌ”から“Ｈ”へ変わり、ＮＯＲゲート
１５の同相出力Ｑが“Ｌ”に確定する。従って、クロッ
クＣＫに同期した同相出力Ｑ及び逆相出力Ｑ／が、出力
端子３及び４から出力される。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
Ｄ−ＦＦでは、次のような問題があった。 （ａ） 従来のＤ−ＦＦでは、クリティカルパルス（デ
ータＤがセットアップされるまでと、クロックＣＫが立
ち下ってから出力Ｑ，Ｑ／が変化するまで）が、５段と
長いため、動作速度が遅い。 （ｂ） 図２の各２入力ＮＯＲゲート１１，１２，１
４，１５，１６はそれぞれ４個のＭＥＳＦＥＴで構成さ
れ、さらに３入力ＮＯＲゲート１３が４個のＭＥＳＦＥ
Ｔで構成されている。図２のＤ−ＦＦは６個のＮＯＲゲ
ート１１〜１６で構成されているため、該Ｄ−ＦＦを構
成するＭＥＳＦＥＴの素子数が、１９個となる。このよ
うに、構成素子数が１９個と多いため、高集積化が難し
い。 （ｃ） Ｄ−ＦＦは６個のＮＯＲゲート１１〜１６で構
成され、そのゲート数が多いため、消費電力が大きい。 本発明は、前記従来技術が持っていた課題として、動作
速度が遅い、構成素子数が多い、及び消費電力が大きい
ために高集積化に適さないといった点について解決し、
高速性に優れ、高集積化が可能なＤ−ＦＦを提供するも
のである。
Ｄ−ＦＦでは、次のような問題があった。 （ａ） 従来のＤ−ＦＦでは、クリティカルパルス（デ
ータＤがセットアップされるまでと、クロックＣＫが立
ち下ってから出力Ｑ，Ｑ／が変化するまで）が、５段と
長いため、動作速度が遅い。 （ｂ） 図２の各２入力ＮＯＲゲート１１，１２，１
４，１５，１６はそれぞれ４個のＭＥＳＦＥＴで構成さ
れ、さらに３入力ＮＯＲゲート１３が４個のＭＥＳＦＥ
Ｔで構成されている。図２のＤ−ＦＦは６個のＮＯＲゲ
ート１１〜１６で構成されているため、該Ｄ−ＦＦを構
成するＭＥＳＦＥＴの素子数が、１９個となる。このよ
うに、構成素子数が１９個と多いため、高集積化が難し
い。 （ｃ） Ｄ−ＦＦは６個のＮＯＲゲート１１〜１６で構
成され、そのゲート数が多いため、消費電力が大きい。 本発明は、前記従来技術が持っていた課題として、動作
速度が遅い、構成素子数が多い、及び消費電力が大きい
ために高集積化に適さないといった点について解決し、
高速性に優れ、高集積化が可能なＤ−ＦＦを提供するも
のである。
【０００５】
【課題を解決するための手段】第１の発明では、前記課
題を解決するために、Ｄ−ＦＦを、クロック入力端子と
第１及び第２のノードとの間にたすきがけ接続された第
１及び第２の２入力ＮＯＲゲートと、入力側がデータ入
力端子に接続されたインバータと、前記インバータの出
力側と前記第２のノードとの間に接続されゲートが接地
されたデプレッション型電界効果トランジスタ（以下、
Ｄ−ＦＥＴという）と、前記第１及び第２のノードと相
補的な第１及び第２の出力端子との間にたすきがけ接続
された第３及び第４の２入力ＮＯＲゲートとで、構成し
ている。第２の発明では、第１の発明のデータ入力端子
と第１のノードとの間に、ゲートが接地された他のＤ−
ＦＥＴを接続している。第３の発明では、第１の発明の
Ｄ−ＦＥＴ及び第２の発明の他のＤ−ＦＥＴをＮチャネ
ル型電界効果トランジスタで構成している。第４の発明
では、第１、第２及び第３の発明の第１、第２、第３及
び第４の２入力ＮＯＲゲートを、２入力ＮＡＮＤゲート
でそれぞれ構成している。第５の発明では、第４の発明
のＤ−ＦＥＴ及び他のＤ−ＦＥＴをＰチャネル型電界効
果トランジスタで構成している。
題を解決するために、Ｄ−ＦＦを、クロック入力端子と
第１及び第２のノードとの間にたすきがけ接続された第
１及び第２の２入力ＮＯＲゲートと、入力側がデータ入
力端子に接続されたインバータと、前記インバータの出
力側と前記第２のノードとの間に接続されゲートが接地
されたデプレッション型電界効果トランジスタ（以下、
Ｄ−ＦＥＴという）と、前記第１及び第２のノードと相
補的な第１及び第２の出力端子との間にたすきがけ接続
された第３及び第４の２入力ＮＯＲゲートとで、構成し
ている。第２の発明では、第１の発明のデータ入力端子
と第１のノードとの間に、ゲートが接地された他のＤ−
ＦＥＴを接続している。第３の発明では、第１の発明の
Ｄ−ＦＥＴ及び第２の発明の他のＤ−ＦＥＴをＮチャネ
ル型電界効果トランジスタで構成している。第４の発明
では、第１、第２及び第３の発明の第１、第２、第３及
び第４の２入力ＮＯＲゲートを、２入力ＮＡＮＤゲート
でそれぞれ構成している。第５の発明では、第４の発明
のＤ−ＦＥＴ及び他のＤ−ＦＥＴをＰチャネル型電界効
果トランジスタで構成している。
【０００６】
【作用】第１の発明によれば、以上のようにＤ−ＦＦを
構成したので、クロックの立ち下り又は立ち上り時に、
ゲートが接地されたＤ−ＦＥＴを介して、インバータの
出力側と第２のノードとの間で、電流の供給、あるいは
吸い込みが行われる。これにより、たすきがけ接続され
た第１及び第２のＮＯＲゲートからなるラッチ回路の状
態が、クロックの立ち下り又は立ち上り時に決定され
る。第２の発明によれば、他のゲートが接地されたＤ−
ＦＥＴを介して、データ入力端子と第１のノードとの間
で、電流の供給あるいは引き込みが行われるので、クロ
ックの立ち下り又は立ち上り時に、第１及び第２のＮＯ
Ｒゲートからなるラッチ回路の状態が、より安定で、高
速に決定される。第３の発明によれば、ゲートが接地さ
れたＮチャネルのＤ−ＦＥＴを介して、データ入力端子
と第１のノードとの間で、電流の供給あるいは引き込み
が行われるので、クロックの立ち下り又は立ち上り時
に、第１及び第２のＮＯＲゲートからなるラッチ回路の
状態が、より安定で、高速に決定される。第４の発明に
よれば、クロックの立ち下り又は立ち上り時に、ゲート
が接地されたＤ−ＦＥＴを介して、インバータの出力側
と第２のノードとの間で、電流の供給、あるいは吸い込
みが行われる。これにより、たすきがけ接続された第１
及び第２のＮＡＮＤゲートからなるラッチ回路の状態
が、クロックの立ち下り又は立ち上り時に決定される。
第５の発明によれば、ゲートが電源電位に接続されたＰ
チャネルのＤ−ＦＥＴを介して、データ入力端子と第１
のノードとの間で、電流の供給あるいは引き込みが行わ
れるので、クロックの立ち下がり又は立ち上り時に、第
１及び第２のＮＡＮＤゲートからなるラッチ回路の状態
が、より安定で、高速に決定される。従って、前記課題
を解決できるのである。
構成したので、クロックの立ち下り又は立ち上り時に、
ゲートが接地されたＤ−ＦＥＴを介して、インバータの
出力側と第２のノードとの間で、電流の供給、あるいは
吸い込みが行われる。これにより、たすきがけ接続され
た第１及び第２のＮＯＲゲートからなるラッチ回路の状
態が、クロックの立ち下り又は立ち上り時に決定され
る。第２の発明によれば、他のゲートが接地されたＤ−
ＦＥＴを介して、データ入力端子と第１のノードとの間
で、電流の供給あるいは引き込みが行われるので、クロ
ックの立ち下り又は立ち上り時に、第１及び第２のＮＯ
Ｒゲートからなるラッチ回路の状態が、より安定で、高
速に決定される。第３の発明によれば、ゲートが接地さ
れたＮチャネルのＤ−ＦＥＴを介して、データ入力端子
と第１のノードとの間で、電流の供給あるいは引き込み
が行われるので、クロックの立ち下り又は立ち上り時
に、第１及び第２のＮＯＲゲートからなるラッチ回路の
状態が、より安定で、高速に決定される。第４の発明に
よれば、クロックの立ち下り又は立ち上り時に、ゲート
が接地されたＤ−ＦＥＴを介して、インバータの出力側
と第２のノードとの間で、電流の供給、あるいは吸い込
みが行われる。これにより、たすきがけ接続された第１
及び第２のＮＡＮＤゲートからなるラッチ回路の状態
が、クロックの立ち下り又は立ち上り時に決定される。
第５の発明によれば、ゲートが電源電位に接続されたＰ
チャネルのＤ−ＦＥＴを介して、データ入力端子と第１
のノードとの間で、電流の供給あるいは引き込みが行わ
れるので、クロックの立ち下がり又は立ち上り時に、第
１及び第２のＮＡＮＤゲートからなるラッチ回路の状態
が、より安定で、高速に決定される。従って、前記課題
を解決できるのである。
【０００７】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すＤ−ＦＦの回路図
である。このＤ−ＦＦは、クロックＣＫを入力するクロ
ック入力端子２０、データＤを入力するデータ入力端子
２１、逆相出力Ｑ／用の第１の出力端子２２、及び同相
出力Ｑ用の第２の出力端子２３を有している。クロック
入力端子２０と第１，第２のノードＮ１１，Ｎ１２との
間には、第１及び第２の２入力ＮＯＲゲート３１，３３
がたすきがけ接続されている。即ち、クロック入力端子
２０は、ＮＯＲゲート３１の第１の入力端子及びＮＯＲ
ゲート３２の第２の入力端子に接続されている。ＮＯＲ
ゲート３１の出力端子は、第１のノードＮ１１及びＮＯ
Ｒゲート３２の第１の入力端子に接続され、該ＮＯＲゲ
ート３１の第２の入力端子が、第２のノードＮ１２及び
ＮＯＲゲート３２の出力端子に接続されている。第１，
第２のノードＮ１１，Ｎ１２と第１，第２の出力端子２
２，２３との間には、第３及び第４の２入力ＮＯＲゲー
ト３３，３４がたすきがけ接続されている。即ち、第１
のノードＮ１１はＮＯＲゲート３３の第１の入力端子に
接続され、該ＮＯＲゲート３３の第２の入力端子が第２
の出力端子２３に接続され、さらに該ＮＯＲゲート３３
の出力端子が第１の出力端子２２に接続されている。第
２のノードＮ１２は、ＮＯＲゲート３４の第２の入力端
子に接続され、該ＮＯＲゲート３４の第１の入力端子が
第１の出力端子２２に接続され、該ＮＯＲゲート３４の
出力端子が第２の出力端子２３に接続されている。デー
タ入力端子２１は、インバータ４１の入力端子に接続さ
れ、その出力端子が、ＮチャネルのＤ−ＦＥＴ４２のド
レインに接続されている。Ｄ−ＦＥＴ４２のゲートは、
接地され、さらにそのソースが第２のノードＮ１２に接
続されている。Ｄ−ＦＦにおける２入力ＮＯＲゲート３
１，３２，３３，３４及びインバータ４１は、例えばDi
rect Coupled FET Logic（以下、ＤＣＦＬという）を用
いて構成されている。このＦＥＴとしてＧａＡｓのＭＥ
ＳＦＥＴを用いた場合の回路構成例を図３及び図４に示
す。
である。このＤ−ＦＦは、クロックＣＫを入力するクロ
ック入力端子２０、データＤを入力するデータ入力端子
２１、逆相出力Ｑ／用の第１の出力端子２２、及び同相
出力Ｑ用の第２の出力端子２３を有している。クロック
入力端子２０と第１，第２のノードＮ１１，Ｎ１２との
間には、第１及び第２の２入力ＮＯＲゲート３１，３３
がたすきがけ接続されている。即ち、クロック入力端子
２０は、ＮＯＲゲート３１の第１の入力端子及びＮＯＲ
ゲート３２の第２の入力端子に接続されている。ＮＯＲ
ゲート３１の出力端子は、第１のノードＮ１１及びＮＯ
Ｒゲート３２の第１の入力端子に接続され、該ＮＯＲゲ
ート３１の第２の入力端子が、第２のノードＮ１２及び
ＮＯＲゲート３２の出力端子に接続されている。第１，
第２のノードＮ１１，Ｎ１２と第１，第２の出力端子２
２，２３との間には、第３及び第４の２入力ＮＯＲゲー
ト３３，３４がたすきがけ接続されている。即ち、第１
のノードＮ１１はＮＯＲゲート３３の第１の入力端子に
接続され、該ＮＯＲゲート３３の第２の入力端子が第２
の出力端子２３に接続され、さらに該ＮＯＲゲート３３
の出力端子が第１の出力端子２２に接続されている。第
２のノードＮ１２は、ＮＯＲゲート３４の第２の入力端
子に接続され、該ＮＯＲゲート３４の第１の入力端子が
第１の出力端子２２に接続され、該ＮＯＲゲート３４の
出力端子が第２の出力端子２３に接続されている。デー
タ入力端子２１は、インバータ４１の入力端子に接続さ
れ、その出力端子が、ＮチャネルのＤ−ＦＥＴ４２のド
レインに接続されている。Ｄ−ＦＥＴ４２のゲートは、
接地され、さらにそのソースが第２のノードＮ１２に接
続されている。Ｄ−ＦＦにおける２入力ＮＯＲゲート３
１，３２，３３，３４及びインバータ４１は、例えばDi
rect Coupled FET Logic（以下、ＤＣＦＬという）を用
いて構成されている。このＦＥＴとしてＧａＡｓのＭＥ
ＳＦＥＴを用いた場合の回路構成例を図３及び図４に示
す。
【０００８】図３は、図１の各ＮＯＲゲート３１〜３４
の回路図である。このＮＯＲゲートは、１個のＤ−ＦＥ
Ｔ５１と２個のエンハンスメント型ＦＥＴ（以下、Ｅ−
ＦＥＴという）５２，５３とを有している。Ｄ−ＦＥＴ
５１とＥ−ＦＥＴ５２は、電源電位ＶＤＤとグランドと
の間に直列接続され、そのＥ−ＦＥＴ５２と並列に、Ｅ
−ＦＥＴ５３が接続されている。Ｅ−ＦＥＴ５２，５３
のゲートは第１，第２の入力端子ＩＮ１，ＩＮ２であ
り、Ｄ−ＦＥＴ５１のゲート及びドレインとＥ−ＦＥＴ
５２のドレインと接続点が、出力端子ＯＵＴである。図
４は、図１のインバータ４１の回路図である。このイン
バータ４１は、Ｄ−ＦＥＴ６１及びＥ−ＦＥＴ６２を有
し、それらが電源電位ＶＤＤとグランドとの間に直列接
続されている。Ｄ−ＦＥＴ６１とＥ−ＦＥＴ６２との接
続点は出力端子ＯＵＴであり、該Ｅ−ＦＥＴ６２のゲー
トが入力端子ＩＮである。図３及び図４において、各Ｄ
−ＦＥＴ５１，６１は、ゲート幅Ｗ＝３μｍ、ゲート長
Ｌ＝０．５μｍ、閾値電圧＝−０．７Ｖ、Ｋ値＝２２０
ｍＳ／Ｖｍｍである。又、各Ｅ−ＦＥＴ５２，５３，
６２は、ゲート幅Ｗ＝９μｍ、ゲート長Ｌ＝０．５μ
ｍ、閾値電圧＝＋０．１Ｖ、Ｋ値＝３２０ ｍＳ／Ｖｍ
ｍである。これらのＤ−ＦＥＴ５１，６１及びＥ−ＦＥ
Ｔ５２，５３，６２におけるＭＥＳＦＥＴのショットキ
ー電圧は、０．７Ｖである。図１のＤ−ＦＦにおいて、
ＮＯＲゲート３１と３２を構成するＭＥＳＦＥＴのゲー
ト幅Ｗを等しくし、Ｄ−ＦＥＴ４２のゲート幅Ｗを、Ｎ
ＯＲゲート３２を構成するＤ−ＦＥＴ５１のゲート幅Ｗ
と同じ程度にする。これにより、たすきがけ接続された
ＮＯＲゲート３１と３２で構成されるラッチ回路の状態
は、インバータ４１によって強制的に変化させられるこ
とはなく、出力が、ＤＣＦＬのノイズマージンの範囲内
で増減する。
の回路図である。このＮＯＲゲートは、１個のＤ−ＦＥ
Ｔ５１と２個のエンハンスメント型ＦＥＴ（以下、Ｅ−
ＦＥＴという）５２，５３とを有している。Ｄ−ＦＥＴ
５１とＥ−ＦＥＴ５２は、電源電位ＶＤＤとグランドと
の間に直列接続され、そのＥ−ＦＥＴ５２と並列に、Ｅ
−ＦＥＴ５３が接続されている。Ｅ−ＦＥＴ５２，５３
のゲートは第１，第２の入力端子ＩＮ１，ＩＮ２であ
り、Ｄ−ＦＥＴ５１のゲート及びドレインとＥ−ＦＥＴ
５２のドレインと接続点が、出力端子ＯＵＴである。図
４は、図１のインバータ４１の回路図である。このイン
バータ４１は、Ｄ−ＦＥＴ６１及びＥ−ＦＥＴ６２を有
し、それらが電源電位ＶＤＤとグランドとの間に直列接
続されている。Ｄ−ＦＥＴ６１とＥ−ＦＥＴ６２との接
続点は出力端子ＯＵＴであり、該Ｅ−ＦＥＴ６２のゲー
トが入力端子ＩＮである。図３及び図４において、各Ｄ
−ＦＥＴ５１，６１は、ゲート幅Ｗ＝３μｍ、ゲート長
Ｌ＝０．５μｍ、閾値電圧＝−０．７Ｖ、Ｋ値＝２２０
ｍＳ／Ｖｍｍである。又、各Ｅ−ＦＥＴ５２，５３，
６２は、ゲート幅Ｗ＝９μｍ、ゲート長Ｌ＝０．５μ
ｍ、閾値電圧＝＋０．１Ｖ、Ｋ値＝３２０ ｍＳ／Ｖｍ
ｍである。これらのＤ−ＦＥＴ５１，６１及びＥ−ＦＥ
Ｔ５２，５３，６２におけるＭＥＳＦＥＴのショットキ
ー電圧は、０．７Ｖである。図１のＤ−ＦＦにおいて、
ＮＯＲゲート３１と３２を構成するＭＥＳＦＥＴのゲー
ト幅Ｗを等しくし、Ｄ−ＦＥＴ４２のゲート幅Ｗを、Ｎ
ＯＲゲート３２を構成するＤ−ＦＥＴ５１のゲート幅Ｗ
と同じ程度にする。これにより、たすきがけ接続された
ＮＯＲゲート３１と３２で構成されるラッチ回路の状態
は、インバータ４１によって強制的に変化させられるこ
とはなく、出力が、ＤＣＦＬのノイズマージンの範囲内
で増減する。
【０００９】図５は、図１に示すＤ−ＦＦの動作波形例
を示す図である。又、図６は、図１に示すＤ−ＦＦのタ
イミングチャートである。これらの図を参照しつつ、図
１のＤ−ＦＦの動作を説明する。なお、以下の説明にお
いて、“Ｈ”が“１”の論理値、“Ｌ”が“０”の論理
値をとるとする。図５において、時刻ｔ１では、データ
Ｄが“Ｈ”、クロックＣＫが“Ｈ”である。このとき、
ＮＯＲゲート３１，３２の出力側ノードＮ１１，Ｎ１２
とインバータ４１の出力は、“Ｌ”である。時刻ｔ２に
おいて、クロックＣＫが立ち下ると、ＮＯＲゲート３
１，３２の出力側ノードＮ１１，Ｎ１２が“Ｈ”になろ
うとする。このとき、ＮＯＲゲート３２の出力を“Ｈ”
にするための電流が、Ｄ−ＦＥＴ４２を介してインバー
タ４１へ流れ込むため、該ＮＯＲゲート３２の出力はＮ
ＯＲゲート３１よりも“Ｈ”になりにくい。そのため、
先に、ＮＯＲゲート３１の出力が“Ｈ”になり、ＮＯＲ
ゲート３２の出力が“Ｌ”になる。たすきがけ接続され
たＮＯＲゲート３１，３２で構成されたラッチ回路に
“Ｌ”を書き込むときは、インバータ４１の“Ｌ”の出
力がＮＯＲゲート３２の“Ｌ”より低い電圧になるよう
に、素子を構成すれば、より安定動作及び高速化を実現
できる。このとき、ＮＯＲゲート３３の逆相出力Ｑ／は
“Ｌ”になり、ＮＯＲゲート３４の同相出力Ｑが“Ｈ”
になる。時刻ｔ３において、クロックＣＫが“Ｌ”で、
データＤが“Ｈ”から“Ｌ”へ変化すると、インバータ
４１の出力が“Ｈ”になる。すると、インバータ４１よ
りＤ−ＦＥＴ４２を介してＮＯＲゲート３２の出力側ノ
ードＮ１２へ電流が流れ込む。これにより、ＮＯＲゲー
ト３２の出力側ノードＮ１２の電圧は上昇するが、その
上昇分だけ、ゲート接地したＤ−ＦＥＴ４２のドレイン
・ソース間の抵抗が大きくなり、該ＮＯＲゲート３２の
出力側ノードＮ１２の電圧上昇が抑制され、該ＮＯＲゲ
ート３２の出力が“Ｌ”を維持できる。
を示す図である。又、図６は、図１に示すＤ−ＦＦのタ
イミングチャートである。これらの図を参照しつつ、図
１のＤ−ＦＦの動作を説明する。なお、以下の説明にお
いて、“Ｈ”が“１”の論理値、“Ｌ”が“０”の論理
値をとるとする。図５において、時刻ｔ１では、データ
Ｄが“Ｈ”、クロックＣＫが“Ｈ”である。このとき、
ＮＯＲゲート３１，３２の出力側ノードＮ１１，Ｎ１２
とインバータ４１の出力は、“Ｌ”である。時刻ｔ２に
おいて、クロックＣＫが立ち下ると、ＮＯＲゲート３
１，３２の出力側ノードＮ１１，Ｎ１２が“Ｈ”になろ
うとする。このとき、ＮＯＲゲート３２の出力を“Ｈ”
にするための電流が、Ｄ−ＦＥＴ４２を介してインバー
タ４１へ流れ込むため、該ＮＯＲゲート３２の出力はＮ
ＯＲゲート３１よりも“Ｈ”になりにくい。そのため、
先に、ＮＯＲゲート３１の出力が“Ｈ”になり、ＮＯＲ
ゲート３２の出力が“Ｌ”になる。たすきがけ接続され
たＮＯＲゲート３１，３２で構成されたラッチ回路に
“Ｌ”を書き込むときは、インバータ４１の“Ｌ”の出
力がＮＯＲゲート３２の“Ｌ”より低い電圧になるよう
に、素子を構成すれば、より安定動作及び高速化を実現
できる。このとき、ＮＯＲゲート３３の逆相出力Ｑ／は
“Ｌ”になり、ＮＯＲゲート３４の同相出力Ｑが“Ｈ”
になる。時刻ｔ３において、クロックＣＫが“Ｌ”で、
データＤが“Ｈ”から“Ｌ”へ変化すると、インバータ
４１の出力が“Ｈ”になる。すると、インバータ４１よ
りＤ−ＦＥＴ４２を介してＮＯＲゲート３２の出力側ノ
ードＮ１２へ電流が流れ込む。これにより、ＮＯＲゲー
ト３２の出力側ノードＮ１２の電圧は上昇するが、その
上昇分だけ、ゲート接地したＤ−ＦＥＴ４２のドレイン
・ソース間の抵抗が大きくなり、該ＮＯＲゲート３２の
出力側ノードＮ１２の電圧上昇が抑制され、該ＮＯＲゲ
ート３２の出力が“Ｌ”を維持できる。
【００１０】時刻ｔ４において、クロックＣＫが“Ｈ”
であり、ＮＯＲゲート３１，３２の出力側ノードＮ１
１，Ｎ１２が“Ｌ”になる。このとき、インバータ４１
の出力からＤ−ＦＥＴ４２を介して流れ込む電流によ
り、ＮＯＲゲート３２の出力側ノードＮ１２の電圧が、
ＮＯＲゲート３１の出力側ノードＮ１１の電圧よりも高
い。時刻ｔ５において、クロックＣＫが“Ｈ”から
“Ｌ”に変化すると、ＮＯＲゲート３１，３２の出力側
ノードＮ１１，Ｎ１２が“Ｈ”になろうとする。このと
き、インバータ４１より供給される電流により、ＮＯＲ
ゲート３２の出力側ノードＮ１２がＮＯＲゲート３１の
出力側ノードＮ１１よりも先に“Ｈ”になり、該ＮＯＲ
ゲート３１の出力側ノードＮ１１が“Ｌ”になる。そし
て、ＮＯＲゲート３４の同相出力Ｑが“Ｌ”、ＮＯＲゲ
ート３３の逆相出力Ｑ／が“Ｈ”になる。時刻ｔ６にお
いて、クロックＣＫが“Ｌ”で、データＤが“Ｌ”から
“Ｈ”へ変化すると、インバータ４１の出力が“Ｈ”か
ら“Ｌ”へ変化する。すると、ＮＯＲゲート３２の出力
側ノードＮ１２が“Ｈ”で、Ｄ−ＦＥＴ４２を介してイ
ンバータ４１へ電流が流れ込む。そして、ＮＯＲゲート
３２の出力側ノードＮ１２の電圧が低くなり、インバー
タ４１の出力電圧が高くなる。このインバータ４１の出
力“Ｌ”が上昇する分だけ、ゲート接地したＤ−ＦＥＴ
４２のソース・ドレイン間の抵抗が増加する。そのた
め、Ｄ−ＦＥＴ４２は、ＮＯＲゲート３２の消費電流の
１／３程度しか電流を流せないため、該ＮＯＲゲート３
２が“Ｈ”を維持することが可能となる。
であり、ＮＯＲゲート３１，３２の出力側ノードＮ１
１，Ｎ１２が“Ｌ”になる。このとき、インバータ４１
の出力からＤ−ＦＥＴ４２を介して流れ込む電流によ
り、ＮＯＲゲート３２の出力側ノードＮ１２の電圧が、
ＮＯＲゲート３１の出力側ノードＮ１１の電圧よりも高
い。時刻ｔ５において、クロックＣＫが“Ｈ”から
“Ｌ”に変化すると、ＮＯＲゲート３１，３２の出力側
ノードＮ１１，Ｎ１２が“Ｈ”になろうとする。このと
き、インバータ４１より供給される電流により、ＮＯＲ
ゲート３２の出力側ノードＮ１２がＮＯＲゲート３１の
出力側ノードＮ１１よりも先に“Ｈ”になり、該ＮＯＲ
ゲート３１の出力側ノードＮ１１が“Ｌ”になる。そし
て、ＮＯＲゲート３４の同相出力Ｑが“Ｌ”、ＮＯＲゲ
ート３３の逆相出力Ｑ／が“Ｈ”になる。時刻ｔ６にお
いて、クロックＣＫが“Ｌ”で、データＤが“Ｌ”から
“Ｈ”へ変化すると、インバータ４１の出力が“Ｈ”か
ら“Ｌ”へ変化する。すると、ＮＯＲゲート３２の出力
側ノードＮ１２が“Ｈ”で、Ｄ−ＦＥＴ４２を介してイ
ンバータ４１へ電流が流れ込む。そして、ＮＯＲゲート
３２の出力側ノードＮ１２の電圧が低くなり、インバー
タ４１の出力電圧が高くなる。このインバータ４１の出
力“Ｌ”が上昇する分だけ、ゲート接地したＤ−ＦＥＴ
４２のソース・ドレイン間の抵抗が増加する。そのた
め、Ｄ−ＦＥＴ４２は、ＮＯＲゲート３２の消費電流の
１／３程度しか電流を流せないため、該ＮＯＲゲート３
２が“Ｈ”を維持することが可能となる。
【００１１】図６のタイミングチャートに示すように、
時刻ｔ２においてＮＯＲゲート３１の出力が“Ｈ”にな
り、ＮＯＲゲート３３の逆相出力Ｑ／が“Ｌ”になる。
これにより、ＮＯＲゲート３４の同相出力Ｑが“Ｈ”に
なる。又、時刻ｔ５において、ＮＯＲゲート３２の出力
側ノードＮ１２が“Ｈ”になり、ＮＯＲゲート３４の同
相出力Ｑが“Ｌ”になる。従って、ＮＯＲゲート３３の
逆相出力Ｑ／が“Ｈ”になる。以上のように、図１のＤ
−ＦＦは、クロックＣＫの立ち下り時のデータＤに従っ
て同相出力Ｑ及び逆相出力Ｑ／が決まる、立ち下りエッ
ヂトリガ型のフリップフロップ回路（ＦＦ）として動作
する。この第１の実施例では、Ｄ−ＦＦを、４個のＮＯ
Ｒゲート３１〜３４、１個のインバータ４１、及びゲー
トが接地されたＮチャネルのＤ−ＦＥＴ４２で構成した
ので、素子数が少なく、高集積化に適し、消費電力が小
さく、セットアップ時間が、インバータ１個の遅延時間
と小さく、高速動作が可能となる。従って、Ｎチャネル
のＤ−ＦＥＴで構成される高速の大規模集積回路（ＬＳ
Ｉ）等を実現する上で、最適である。一例として、従来
の図２のＤ−ＦＦと本実施例の図１のＤ−ＦＦとの、セ
ットアップ時間と遅延時間の比較を次の表に示す。
時刻ｔ２においてＮＯＲゲート３１の出力が“Ｈ”にな
り、ＮＯＲゲート３３の逆相出力Ｑ／が“Ｌ”になる。
これにより、ＮＯＲゲート３４の同相出力Ｑが“Ｈ”に
なる。又、時刻ｔ５において、ＮＯＲゲート３２の出力
側ノードＮ１２が“Ｈ”になり、ＮＯＲゲート３４の同
相出力Ｑが“Ｌ”になる。従って、ＮＯＲゲート３３の
逆相出力Ｑ／が“Ｈ”になる。以上のように、図１のＤ
−ＦＦは、クロックＣＫの立ち下り時のデータＤに従っ
て同相出力Ｑ及び逆相出力Ｑ／が決まる、立ち下りエッ
ヂトリガ型のフリップフロップ回路（ＦＦ）として動作
する。この第１の実施例では、Ｄ−ＦＦを、４個のＮＯ
Ｒゲート３１〜３４、１個のインバータ４１、及びゲー
トが接地されたＮチャネルのＤ−ＦＥＴ４２で構成した
ので、素子数が少なく、高集積化に適し、消費電力が小
さく、セットアップ時間が、インバータ１個の遅延時間
と小さく、高速動作が可能となる。従って、Ｎチャネル
のＤ−ＦＥＴで構成される高速の大規模集積回路（ＬＳ
Ｉ）等を実現する上で、最適である。一例として、従来
の図２のＤ−ＦＦと本実施例の図１のＤ−ＦＦとの、セ
ットアップ時間と遅延時間の比較を次の表に示す。
【００１２】
【表１】 ここで、セットアップ時間におけるτ0 はインバータの
平均遅延時間、又遅延時間はクロックＣＫが立ち下って
から出力が変化するまでの時間である。
平均遅延時間、又遅延時間はクロックＣＫが立ち下って
から出力が変化するまでの時間である。
【００１３】第２の実施例 図７は、本発明の第２の実施例を示すＤ−ＦＦの回路図
であり、第１の実施例を示す図１中の要素と共通の要素
には共通の符号が付されている。このＤ−ＦＦは、第１
の実施例におけるＮＯＲゲート３１〜３４をそれぞれＮ
ＡＮＤゲート７１〜７４に置き換えると共に、Ｎチャネ
ルのＤ−ＦＥＴ４２をＰチャネルのＤ−ＦＥＴ８２に置
き換えたものである。Ｄ−ＦＥＴ８２のゲートは、電源
ＶＤＤに接続されている。図８は、図７の各ＮＡＮＤゲ
ート７１〜７４の回路図である。このＮＡＮＤゲート
は、１個のＮチャネル型Ｄ−ＦＥＴ９１と２個のＮチャ
ネル型エンハンスメント型ＦＥＴ（以下、Ｅ−ＦＥＴと
いう）９２，９３とを有している。Ｄ−ＦＥＴ９１及び
Ｅ−ＦＥＴ９２，９３は、電源電位ＶＤＤとグランドと
の間に直列接続されている。Ｅ−ＦＥＴ９２，９３のゲ
ートは第１，第２の入力端子ＩＮ１，ＩＮ２であり、Ｄ
−ＦＥＴ９１のゲート及びドレインとＥ−ＦＥＴ９２の
ドレインとの接続点が、出力端子ＯＵＴである。
であり、第１の実施例を示す図１中の要素と共通の要素
には共通の符号が付されている。このＤ−ＦＦは、第１
の実施例におけるＮＯＲゲート３１〜３４をそれぞれＮ
ＡＮＤゲート７１〜７４に置き換えると共に、Ｎチャネ
ルのＤ−ＦＥＴ４２をＰチャネルのＤ−ＦＥＴ８２に置
き換えたものである。Ｄ−ＦＥＴ８２のゲートは、電源
ＶＤＤに接続されている。図８は、図７の各ＮＡＮＤゲ
ート７１〜７４の回路図である。このＮＡＮＤゲート
は、１個のＮチャネル型Ｄ−ＦＥＴ９１と２個のＮチャ
ネル型エンハンスメント型ＦＥＴ（以下、Ｅ−ＦＥＴと
いう）９２，９３とを有している。Ｄ−ＦＥＴ９１及び
Ｅ−ＦＥＴ９２，９３は、電源電位ＶＤＤとグランドと
の間に直列接続されている。Ｅ−ＦＥＴ９２，９３のゲ
ートは第１，第２の入力端子ＩＮ１，ＩＮ２であり、Ｄ
−ＦＥＴ９１のゲート及びドレインとＥ−ＦＥＴ９２の
ドレインとの接続点が、出力端子ＯＵＴである。
【００１４】図９は、図７に示すＤ−ＦＦのタイミング
チャートである。この図を参照しつつ、図７に示すＤ−
ＦＦの動作を説明する。ＮＡＮＤゲート７１，７２で構
成されたラッチ回路の出力ノードＮ１１，Ｎ１２は、ク
ロックＣＫが“Ｌ”のとき“Ｈ”であるが、クロックＣ
Ｋが“Ｈ”になったとき、データＤが“Ｈ”なら、それ
ぞれ“Ｈ”と“Ｌ”、データＤが“Ｌ”なら、それぞれ
“Ｌ”と“Ｈ”になる。その後、クロックＣＫが“Ｈ”
で、データが変化しても、Ｄ−ＦＥＴ８２によって電流
が抑制されて、ＮＡＮＤゲート７１，７２で構成された
ラッチ回路の状態は変化しない。このように、この第２
の実施例では、立ち上がりエッジトリガ型のＤ−ＦＦと
なる。ここで、τ1 はクロックＣＫが立ち上がってから
ＮＡＮＤゲート７２の出力が変化するまでの時間であ
る。又、τ2 はクロックＣＫが立ち上がってからＮＡＮ
Ｄゲート７１の出力が変化するまでの時間である。更
に、τ3 はクロックＣＫが立ち上がってからＮＡＮＤゲ
ート７３，７４の出力が変化するまでの時間である。以
上のように、この第２の実施例では、Ｄ−ＦＦを、４個
のＮＡＮＤゲート７１〜７４、１個のインバータ４１、
及びゲートが電源に接続されたＰチャネルのＤ−ＦＥＴ
８２で構成したので、第１の実施例と同様に素子数が少
なく、高集積化に適し、消費電力が小さく、セットアッ
プ時間が、インバータ１個の遅延時間と小さく、高速動
作が可能となる。従って、ＰチャネルのＤ−ＦＥＴで構
成される高速のＬＳＩ等を実現する上で、最適である。
チャートである。この図を参照しつつ、図７に示すＤ−
ＦＦの動作を説明する。ＮＡＮＤゲート７１，７２で構
成されたラッチ回路の出力ノードＮ１１，Ｎ１２は、ク
ロックＣＫが“Ｌ”のとき“Ｈ”であるが、クロックＣ
Ｋが“Ｈ”になったとき、データＤが“Ｈ”なら、それ
ぞれ“Ｈ”と“Ｌ”、データＤが“Ｌ”なら、それぞれ
“Ｌ”と“Ｈ”になる。その後、クロックＣＫが“Ｈ”
で、データが変化しても、Ｄ−ＦＥＴ８２によって電流
が抑制されて、ＮＡＮＤゲート７１，７２で構成された
ラッチ回路の状態は変化しない。このように、この第２
の実施例では、立ち上がりエッジトリガ型のＤ−ＦＦと
なる。ここで、τ1 はクロックＣＫが立ち上がってから
ＮＡＮＤゲート７２の出力が変化するまでの時間であ
る。又、τ2 はクロックＣＫが立ち上がってからＮＡＮ
Ｄゲート７１の出力が変化するまでの時間である。更
に、τ3 はクロックＣＫが立ち上がってからＮＡＮＤゲ
ート７３，７４の出力が変化するまでの時間である。以
上のように、この第２の実施例では、Ｄ−ＦＦを、４個
のＮＡＮＤゲート７１〜７４、１個のインバータ４１、
及びゲートが電源に接続されたＰチャネルのＤ−ＦＥＴ
８２で構成したので、第１の実施例と同様に素子数が少
なく、高集積化に適し、消費電力が小さく、セットアッ
プ時間が、インバータ１個の遅延時間と小さく、高速動
作が可能となる。従って、ＰチャネルのＤ−ＦＥＴで構
成される高速のＬＳＩ等を実現する上で、最適である。
【００１５】第３の実施例 図１０は、本発明の第３の実施例を示すＤ−ＦＦの回路
図であり、第１の実施例を示す図１中の要素と共通の要
素には共通の符号が付されている。このＤ−ＦＦでは、
ゲート接地のＮチャネル型Ｄ−ＦＥＴ１０３を新たに設
け、該Ｄ−ＦＥＴ１０３のドレインがデータ入力端子２
１に接続され、ソースがＮＯＲゲート３１の出力側ノー
ドＮ１１に接続されている。このような構成にすれば、
クロックＣＫの立ち下り時に、たすきがけ接続されたＮ
ＯＲゲート３１，３２の状態が、第１の実施例と比較し
て、より安定で、高速に決定される。
図であり、第１の実施例を示す図１中の要素と共通の要
素には共通の符号が付されている。このＤ−ＦＦでは、
ゲート接地のＮチャネル型Ｄ−ＦＥＴ１０３を新たに設
け、該Ｄ−ＦＥＴ１０３のドレインがデータ入力端子２
１に接続され、ソースがＮＯＲゲート３１の出力側ノー
ドＮ１１に接続されている。このような構成にすれば、
クロックＣＫの立ち下り時に、たすきがけ接続されたＮ
ＯＲゲート３１，３２の状態が、第１の実施例と比較し
て、より安定で、高速に決定される。
【００１６】第４の実施例 図１１は、本発明の第４の実施例を示すＤ−ＦＦの回路
図であり、第２の実施例を示す図７中の要素と共通の要
素には共通の符号が付されている。このＤ−ＦＦでは、
ゲートが電源に接続されたＰチャネル型Ｄ−ＦＥＴ１１
３を新たに設け、該Ｄ−ＦＥＴ１１３のドレインがデー
タ入力端子２１に接続され、ソースがＮＡＮＤゲート７
１の出力側ノードＮ１１に接続されている。このような
構成にすれば、クロックＣＫの立ち上り時に、たすきが
け接続されたＮＡＮＤゲート７１，７２の状態が、第２
の実施例と比較して、より安定で、高速に決定される。
図であり、第２の実施例を示す図７中の要素と共通の要
素には共通の符号が付されている。このＤ−ＦＦでは、
ゲートが電源に接続されたＰチャネル型Ｄ−ＦＥＴ１１
３を新たに設け、該Ｄ−ＦＥＴ１１３のドレインがデー
タ入力端子２１に接続され、ソースがＮＡＮＤゲート７
１の出力側ノードＮ１１に接続されている。このような
構成にすれば、クロックＣＫの立ち上り時に、たすきが
け接続されたＮＡＮＤゲート７１，７２の状態が、第２
の実施例と比較して、より安定で、高速に決定される。
【００１７】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 図１又は図１０に示すゲート接地のＮチャネル
型Ｄ−ＦＥＴ４２，１０３は、ゲートが電源電位ＶＤＤ
に接続されたＰチャネル型Ｄ−ＦＥＴで構成しても、上
記実施例とほぼ同様の作用、効果が得られる。 （２） 図７又は図１１に示すゲートが電源電位ＶＤＤ
に接続されたＰチャネル型Ｄ−ＦＥＴ８２，１１３は、
ゲート接地のＮチャネル型Ｄ−ＦＥＴで構成しても、上
記実施例とほぼ同様の作用、効果が得られる。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 図１又は図１０に示すゲート接地のＮチャネル
型Ｄ−ＦＥＴ４２，１０３は、ゲートが電源電位ＶＤＤ
に接続されたＰチャネル型Ｄ−ＦＥＴで構成しても、上
記実施例とほぼ同様の作用、効果が得られる。 （２） 図７又は図１１に示すゲートが電源電位ＶＤＤ
に接続されたＰチャネル型Ｄ−ＦＥＴ８２，１１３は、
ゲート接地のＮチャネル型Ｄ−ＦＥＴで構成しても、上
記実施例とほぼ同様の作用、効果が得られる。
【００１８】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、Ｄ−ＦＦを、第１，第２，第３，第４の２入
力ＮＯＲゲート、インバータ、及びゲート接地型Ｄ−Ｆ
ＥＴで構成したので、素子数が少なく、高集積化に適
し、消費電力を低減できる。さらに、インバータ及びゲ
ート接地型Ｄ−ＦＥＴを設けているので、クロックの立
ち下り又は立ち上がり時に、たすきがけ接続された第１
及び第２のＮＯＲゲートで構成されるラッチ回路の状態
が決定されるので、セットアップ時間が、該インバータ
１個の遅延時間と短く、高速動作が可能となる。従っ
て、高速ＬＳＩ等を実現する上で、最適である。第２の
発明によれば、第１の発明のＤ−ＦＦに、他のゲート接
地型Ｄ−ＦＥＴを設けたので、クロックの立ち下り又は
立ち上がり時に、第１及び第２のＮＯＲゲートからなる
ラッチ回路の状態が、より安定で、高速に決定される。
第３の発明によれば、第１又は第２の発明のＤ−ＦＦの
Ｄ−ＦＥＴをＮチャネル型で構成したので、Ｎチャネル
型ＦＥＴを形成しやすい半導体に最適である。第４の発
明によれば、第１又は第２の発明のＤ−ＦＦを、第１，
第２，第３，第４の２入力ＮＡＮＤゲート、インバー
タ、及びゲートが電源電位に接続されたＤ−ＦＥＴで構
成したので、素子数が少なく、高集積化に適し、消費電
力を低減できる。さらに、インバータ及びゲートが電源
に接続されたＤ−ＦＥＴを設けているので、クロックの
立ち下がり又は立ち上がり時に、たすきがけ接続された
第１及び第２のＮＡＮＤゲートで構成されるラッチ回路
の状態が決定されるので、セットアップ時間が、該イン
バータ１個の遅延時間と短く、高速動作が可能となる。
従って、第１の発明とほぼ同様の効果が得られる。第５
の発明によれば、第４の発明のＤ−ＦＦに、ゲートが電
源電位に接続された他のＰチャネル型Ｄ−ＦＥＴを設け
たので、クロックの立ち下がり又は立ち上り時に、第１
及び第２のＮＡＮＤゲートからなるラッチ回路の状態
が、より安定で、高速に決定される。
によれば、Ｄ−ＦＦを、第１，第２，第３，第４の２入
力ＮＯＲゲート、インバータ、及びゲート接地型Ｄ−Ｆ
ＥＴで構成したので、素子数が少なく、高集積化に適
し、消費電力を低減できる。さらに、インバータ及びゲ
ート接地型Ｄ−ＦＥＴを設けているので、クロックの立
ち下り又は立ち上がり時に、たすきがけ接続された第１
及び第２のＮＯＲゲートで構成されるラッチ回路の状態
が決定されるので、セットアップ時間が、該インバータ
１個の遅延時間と短く、高速動作が可能となる。従っ
て、高速ＬＳＩ等を実現する上で、最適である。第２の
発明によれば、第１の発明のＤ−ＦＦに、他のゲート接
地型Ｄ−ＦＥＴを設けたので、クロックの立ち下り又は
立ち上がり時に、第１及び第２のＮＯＲゲートからなる
ラッチ回路の状態が、より安定で、高速に決定される。
第３の発明によれば、第１又は第２の発明のＤ−ＦＦの
Ｄ−ＦＥＴをＮチャネル型で構成したので、Ｎチャネル
型ＦＥＴを形成しやすい半導体に最適である。第４の発
明によれば、第１又は第２の発明のＤ−ＦＦを、第１，
第２，第３，第４の２入力ＮＡＮＤゲート、インバー
タ、及びゲートが電源電位に接続されたＤ−ＦＥＴで構
成したので、素子数が少なく、高集積化に適し、消費電
力を低減できる。さらに、インバータ及びゲートが電源
に接続されたＤ−ＦＥＴを設けているので、クロックの
立ち下がり又は立ち上がり時に、たすきがけ接続された
第１及び第２のＮＡＮＤゲートで構成されるラッチ回路
の状態が決定されるので、セットアップ時間が、該イン
バータ１個の遅延時間と短く、高速動作が可能となる。
従って、第１の発明とほぼ同様の効果が得られる。第５
の発明によれば、第４の発明のＤ−ＦＦに、ゲートが電
源電位に接続された他のＰチャネル型Ｄ−ＦＥＴを設け
たので、クロックの立ち下がり又は立ち上り時に、第１
及び第２のＮＡＮＤゲートからなるラッチ回路の状態
が、より安定で、高速に決定される。
【図１】本発明の第１の実施例を示すＤ−ＦＦの回路図
である。
である。
【図２】従来のＤ−ＦＦの回路図である。
【図３】図１中のＮＯＲゲートの回路図である。
【図４】図１中のインバータの回路図である。
【図５】図１の動作波形図である。
【図６】図１のタイミングチャートである。
【図７】本発明の第２の実施例を示すＤ−ＦＦの回路図
である。
である。
【図８】図７中のＮＡＮＤゲートの回路図である。
【図９】図７のタイミングチャートである。
【図１０】本発明の第３の実施例を示すＤ−ＦＦの回路
図である。
図である。
【図１１】本発明の第４の実施例を示すＤ−ＦＦの回路
図である。
図である。
３１，３２，３３，３４ 第１，第２，第３，第４の
２入力ＮＯＲゲート ４１ インバータ ４２，１０３ Ｎチャネル型Ｄ−ＦＥＴ ７１，７２，７３，７４ 第１，第２，第３，第４の
２入力ＮＡＮＤゲート ８２，１１３ Ｐチャネル型Ｄ−ＦＥＴ ＣＫ クロック Ｄ データ Ｑ 同相出力 Ｑ／ 逆相出力
２入力ＮＯＲゲート ４１ インバータ ４２，１０３ Ｎチャネル型Ｄ−ＦＥＴ ７１，７２，７３，７４ 第１，第２，第３，第４の
２入力ＮＡＮＤゲート ８２，１１３ Ｐチャネル型Ｄ−ＦＥＴ ＣＫ クロック Ｄ データ Ｑ 同相出力 Ｑ／ 逆相出力
Claims (5)
- 【請求項１】 クロック入力端子と第１及び第２のノー
ドとの間にたすきがけ接続された第１及び第２の２入力
ＮＯＲゲートと、 入力側がデータ入力端子に接続されたインバータと、 前記インバータの出力側と前記第２のノードとの間に接
続されゲートが接地されたデプレッション型電界効果ト
ランジスタと、 前記第１及び第２のノードと相補的な第１及び第２の出
力端子との間にたすきがけ接続された第３及び第４の２
入力ＮＯＲゲートとで、 構成したことを特徴とする遅延型フリップフロップ回
路。 - 【請求項２】 前記データ入力端子と前記第１のノード
との間に、ゲートが接地された他のデプレッション型電
界効果トランジスタを接続したことを特徴とする請求項
１記載の遅延型フリップフロップ回路。 - 【請求項３】 前記デプレッション型電界効果トランジ
スタ及び他のデプレッション型電界効果トランジスタを
Ｎチャネル型電界効果トランジスタで構成したことを特
徴とする請求項１又は２記載の遅延型フリップフロップ
回路。 - 【請求項４】 前記第１、第２、第３及び第４の２入力
ＮＯＲゲートを、２入力ＮＡＮＤゲートでそれぞれ構成
したことを特徴とする請求項１、２又は３記載の遅延型
フリップフロップ回路。 - 【請求項５】 前記デプレッション型電界効果トランジ
スタ及び他のデプレッション型電界効果トランジスタを
Ｐチャネル型電界効果トランジスタで構成したことを特
徴とする請求項４記載の遅延型フリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6000619A JP3011595B2 (ja) | 1993-01-08 | 1994-01-07 | 遅延型フリップフロップ回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP171993 | 1993-01-08 | ||
| JP5-1719 | 1993-01-08 | ||
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| Publication Number | Publication Date |
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| JPH06260903A true JPH06260903A (ja) | 1994-09-16 |
| JP3011595B2 JP3011595B2 (ja) | 2000-02-21 |
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ID=26333636
Family Applications (1)
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3011595B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486719B2 (en) | 2000-08-23 | 2002-11-26 | Samsung Electronics Co., Ltd. | Flip-flop circuits having digital-to-time conversion latches therein |
| KR100609048B1 (ko) * | 2000-08-05 | 2006-08-09 | 주식회사 하이닉스반도체 | 적은 전력 소모를 위한 컨디셔녈-캡쳐 플립플롭 |
-
1994
- 1994-01-07 JP JP6000619A patent/JP3011595B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100609048B1 (ko) * | 2000-08-05 | 2006-08-09 | 주식회사 하이닉스반도체 | 적은 전력 소모를 위한 컨디셔녈-캡쳐 플립플롭 |
| US6486719B2 (en) | 2000-08-23 | 2002-11-26 | Samsung Electronics Co., Ltd. | Flip-flop circuits having digital-to-time conversion latches therein |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3011595B2 (ja) | 2000-02-21 |
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