JPS60245311A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS60245311A JPS60245311A JP59100496A JP10049684A JPS60245311A JP S60245311 A JPS60245311 A JP S60245311A JP 59100496 A JP59100496 A JP 59100496A JP 10049684 A JP10049684 A JP 10049684A JP S60245311 A JPS60245311 A JP S60245311A
- Authority
- JP
- Japan
- Prior art keywords
- stage
- clock
- delay
- ffs
- trigger type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Shift Register Type Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、論理回路に関し、特に高速化されたＬＳ’ｌ
内部で安定動作が可能なシフト・レジスタおよびカウン
タ等の論理回路に関するものである。
内部で安定動作が可能なシフト・レジスタおよびカウン
タ等の論理回路に関するものである。
論理回路は、電子計算機システムの論理演算機能を遂行
するための最小単位の回路であって、ＡＮＤ、ＣＡＲ，
ＮＯＴ等の論理演算を行う回路の他、逐次動作論理素子
のフリップ・フロップを用いたカウンタやシフト・レジ
スタ等の回路も含む。
するための最小単位の回路であって、ＡＮＤ、ＣＡＲ，
ＮＯＴ等の論理演算を行う回路の他、逐次動作論理素子
のフリップ・フロップを用いたカウンタやシフト・レジ
スタ等の回路も含む。
第１図、第２図は、それぞれ従来のＴＴＬ’（トランジ
スタ・トランジスタ・ロジック）を用いたシフト・レジ
スタ回路の構成図および動作タイム・チャートである。
スタ・トランジスタ・ロジック）を用いたシフト・レジ
スタ回路の構成図および動作タイム・チャートである。
第１図において、１１．１２はエツジトリガタイプのフ
リップ・フロップ（以下ＦＦと略記する）であり、ＤＩ
は入力データ、Ｄ２．Ｄ３は各出力データ、ＣＰはクロ
ックである。ＦＦＩＩ、１２は、クロックＣＰの立上り
、または立下りでトリガするタイプのＦＦあって、Ｆｐ
ｉｔ、１２の出力は次段のＦＦの入力に鎖状に接続され
、また各ＦＦＩＩ、１２には共通のクロックＣＰが供給
される。従来のＴＴＬではＦＦの動作速度が遅く、クロ
ック信号ＣＰの遅延は無視できるため、２段目以降のＦ
Ｆは、前段のＦＦの状態を確実に伝達することができ、
特に問題はなかった。
リップ・フロップ（以下ＦＦと略記する）であり、ＤＩ
は入力データ、Ｄ２．Ｄ３は各出力データ、ＣＰはクロ
ックである。ＦＦＩＩ、１２は、クロックＣＰの立上り
、または立下りでトリガするタイプのＦＦあって、Ｆｐ
ｉｔ、１２の出力は次段のＦＦの入力に鎖状に接続され
、また各ＦＦＩＩ、１２には共通のクロックＣＰが供給
される。従来のＴＴＬではＦＦの動作速度が遅く、クロ
ック信号ＣＰの遅延は無視できるため、２段目以降のＦ
Ｆは、前段のＦＦの状態を確実に伝達することができ、
特に問題はなかった。
しかし、性能の向上が望まれるに伴って、消費電力が小
さく、スイッチング速度が高速であり、集積度も大であ
るＣＭＯ３（コンプリメンタリＭＯ８）が注目され、第
１図のシフト・レジスタ回路はＣｕＯ２ＬＳＩ化されつ
つある。従来の回路をＣｕＯ２ＬＳＩ化する場合、動作
速度の変化に伴って従来のＴＴＬ回路の場合と異なる問
題が生じてきた。すなわち、ＣｕＯ３化によりＦＦ１．
１．１’２は、従来の２０−３０ ｎ Ｓに対して５〜
１０ｎＳと高速化されるが、これに対してクロック信号
ＣＰの遅延時間は逆に大きくなる。これは、ＣＭＯ８回
路が電圧動作であるため、配線の抵抗分Ｒと容量分Ｃで
遅延時間が影響されることになり、クロック信号ＣＰの
遅延時間はクロック信号線の配線長および負荷・配線容
量の関係で構成素子以上に遅延される。
さく、スイッチング速度が高速であり、集積度も大であ
るＣＭＯ３（コンプリメンタリＭＯ８）が注目され、第
１図のシフト・レジスタ回路はＣｕＯ２ＬＳＩ化されつ
つある。従来の回路をＣｕＯ２ＬＳＩ化する場合、動作
速度の変化に伴って従来のＴＴＬ回路の場合と異なる問
題が生じてきた。すなわち、ＣｕＯ３化によりＦＦ１．
１．１’２は、従来の２０−３０ ｎ Ｓに対して５〜
１０ｎＳと高速化されるが、これに対してクロック信号
ＣＰの遅延時間は逆に大きくなる。これは、ＣＭＯ８回
路が電圧動作であるため、配線の抵抗分Ｒと容量分Ｃで
遅延時間が影響されることになり、クロック信号ＣＰの
遅延時間はクロック信号線の配線長および負荷・配線容
量の関係で構成素子以上に遅延される。
したがって、従来のＴＴＬ回路をＣｕＯ３ＬＳＩ化した
場合１次段以降のＦＦのクロック信号がデータ信号より
も遅延することがあり、動作は保証されない。
場合１次段以降のＦＦのクロック信号がデータ信号より
も遅延することがあり、動作は保証されない。
そこで、この解決策として、ＣｕＯ３ＬＳＩ内部では、
第３図、第４図に示す２相りロック方式を採用している
。
第３図、第４図に示す２相りロック方式を採用している
。
第３図において、１１′〜１４’はスルーラッチタイプ
のＦＦでもよく、またエツジトリガタイプのＦＦでもよ
い。
のＦＦでもよく、またエツジトリガタイプのＦＦでもよ
い。
スルーラッチタイプＦＦは、構成素子（トランジスタ数
）が少なくてすむが、タロツクパルスのレベル信号で動
作するので１次段のＦＦは異なるクロックで動作させる
必要がある。各段のＦＦＩＩ’〜１４′は鎖状に接続さ
れているが、各段のＦＦには交互に異なるクロックφ１
．φ２が供給されているので、第４図に示すように、各
段のＦＦの前段の異なるクロックで出力された安定した
領域でトリガされるようになっている。
）が少なくてすむが、タロツクパルスのレベル信号で動
作するので１次段のＦＦは異なるクロックで動作させる
必要がある。各段のＦＦＩＩ’〜１４′は鎖状に接続さ
れているが、各段のＦＦには交互に異なるクロックφ１
．φ２が供給されているので、第４図に示すように、各
段のＦＦの前段の異なるクロックで出力された安定した
領域でトリガされるようになっている。
このように、第３図、第４図の２相りロック方式により
動作の安定性は得られるが、次のような問題が生じてい
る。
動作の安定性は得られるが、次のような問題が生じてい
る。
（１）第４図の動作波形の位相を、第２図と比較すれば
明らかなように、第３図ではクロックφｌ。
明らかなように、第３図ではクロックφｌ。
φ２の供給された２個のＦＦが、第１図のエツジトリガ
タイプＦｌ’１段に相当するため、２倍の数のＦＦが必
要となる。
タイプＦｌ’１段に相当するため、２倍の数のＦＦが必
要となる。
（１１）動作周波数は、ＦＦ動作限界値の］／２までし
か期待できない。
か期待できない。
このように、動作安定化を図るため、２相りロック方式
を採用すると、２倍のＦＦ数が必要となり、かつ動作周
波数は１／２となってコスト高、低速になるという問題
がある。
を採用すると、２倍のＦＦ数が必要となり、かつ動作周
波数は１／２となってコスト高、低速になるという問題
がある。
本発明の目的は、このような従来の問題を改善し、Ｃｕ
Ｏ２ＬＳＩ内でエツジトリガタイプのＦＦを使用し、信
号遅延時間およびＦＦ動作時間のバラツキを意識せずに
、安定かつ高速に動作させることができる論理回路を提
供することにある。
Ｏ２ＬＳＩ内でエツジトリガタイプのＦＦを使用し、信
号遅延時間およびＦＦ動作時間のバラツキを意識せずに
、安定かつ高速に動作させることができる論理回路を提
供することにある。
上記目的を達成するため、本発明の論理回路は。
エツジトリガタイプのフリップ・フロップを含む回路が
鎖状に接続された論理回路において、各段のエツジトリ
ガタイプのフリップ・フロップに入力するクロック信号
線を、データ信号の流れとは逆方向に、終段より前段に
向って順次遅延させるように配置することに特徴がある
。
鎖状に接続された論理回路において、各段のエツジトリ
ガタイプのフリップ・フロップに入力するクロック信号
線を、データ信号の流れとは逆方向に、終段より前段に
向って順次遅延させるように配置することに特徴がある
。
以下２本発明の実施例を、図面により説明する。
第５図は１本発明の一実施例を示す論理回路の構成図で
あり、第６図は第５図の動作タイム・チャートである。
あり、第６図は第５図の動作タイム・チャートである。
゛
第５図において、１１〜１４はエツジトリガタイプのＦ
Ｆ、２１〜２４は遅延回路素子、Ｄ１〜Ｄ５はＦＦ出力
、ｃｐｉ−ｃｐｓはクロック信号である。
Ｆ、２１〜２４は遅延回路素子、Ｄ１〜Ｄ５はＦＦ出力
、ｃｐｉ−ｃｐｓはクロック信号である。
各ＦＦＩＩ〜１４の出力を次段のＦＦの入力とすること
により、シフトレジスタが構成されている。各ＦＦＩＩ
〜１４をトリガするためのクロックパルスＣＰ１は、最
初に最終段のＦＦ１４に供給され、このクロックパルス
ＣＰ１は遅延回路素子２１を経由して前段のＦＦ１３に
供給される。
により、シフトレジスタが構成されている。各ＦＦＩＩ
〜１４をトリガするためのクロックパルスＣＰ１は、最
初に最終段のＦＦ１４に供給され、このクロックパルス
ＣＰ１は遅延回路素子２１を経由して前段のＦＦ１３に
供給される。
このようにして、遅延回路素子２２．２３を経た後、初
段のＦＦＩＩには最も遅延されたクロック・パルスＣＰ
４が供給されることになる。
段のＦＦＩＩには最も遅延されたクロック・パルスＣＰ
４が供給されることになる。
第６図において、クロック・パルスＣＰＩ〜ＣＰ５．Ｆ
Ｆ出力波形ＤＩ−Ｄ５が示されている。
Ｆ出力波形ＤＩ−Ｄ５が示されている。
ｔｌは各遅延回路素子２１〜２４の遅延時間である。し
たがって、最終段に入力されるタロツクＣＰ１と初段に
入力されるクロックＣＰ４との間には３Ｘｔ１の遅れ時
間が存在する。そして、入力Ｄ１を初段のＦＦＩＩのク
ロックＣＰ４よりさらに遅れたクロックＣＰ５で入力す
るようにしておけば、全回路が安定動作することになる
。すなわち、５ｔ□の遅れ時間を持つクロックＣＰ５に
同期して入力信号ＤＩがＦＦＩＩに入力すると、４ｔ１
の遅れ時間を持つクロックＣＰ４に同期してＦＦＩＩが
セットされ、出力Ｄ２を次段ＦＦ１２に入力する。ＦＦ
１２は３ｔ１の遅れ時間を持つクロックＣＰ３に同期し
てセットされ、出力Ｄ３を次段ＦＦ１３に入力する。こ
のようにして、最終段ＦＦ１’４は遅れ時間のないクロ
ックＣＰ１に同期してセットされ、出力Ｄ５を与える。
たがって、最終段に入力されるタロツクＣＰ１と初段に
入力されるクロックＣＰ４との間には３Ｘｔ１の遅れ時
間が存在する。そして、入力Ｄ１を初段のＦＦＩＩのク
ロックＣＰ４よりさらに遅れたクロックＣＰ５で入力す
るようにしておけば、全回路が安定動作することになる
。すなわち、５ｔ□の遅れ時間を持つクロックＣＰ５に
同期して入力信号ＤＩがＦＦＩＩに入力すると、４ｔ１
の遅れ時間を持つクロックＣＰ４に同期してＦＦＩＩが
セットされ、出力Ｄ２を次段ＦＦ１２に入力する。ＦＦ
１２は３ｔ１の遅れ時間を持つクロックＣＰ３に同期し
てセットされ、出力Ｄ３を次段ＦＦ１３に入力する。こ
のようにして、最終段ＦＦ１’４は遅れ時間のないクロ
ックＣＰ１に同期してセットされ、出力Ｄ５を与える。
第６図から明らかなように、クロックの立」ニリ、立下
りでトリガするエツジ１〜リガタイプＦＦＩＩ〜１４の
立上り時点が、前段ＦＦの出力のハイレベル中に起こる
ため、スルーラッチタイプＦＦと同じ動作となり、安定
動作が可能となる。すなわち、各段のＦＦ１１〜１４は
異なるタロツクで動作することになり、それぞれ前段の
異なるクロックで出力された安定領域でトリガされるの
で、動作の安定性が保証される。なお、遅延回路素子２
１〜２４としては１通常のＡＮＤ１０Ｒゲートを使用す
ることができ、またクロック信号の配線による遅延特性
を利用することもできる。
りでトリガするエツジ１〜リガタイプＦＦＩＩ〜１４の
立上り時点が、前段ＦＦの出力のハイレベル中に起こる
ため、スルーラッチタイプＦＦと同じ動作となり、安定
動作が可能となる。すなわち、各段のＦＦ１１〜１４は
異なるタロツクで動作することになり、それぞれ前段の
異なるクロックで出力された安定領域でトリガされるの
で、動作の安定性が保証される。なお、遅延回路素子２
１〜２４としては１通常のＡＮＤ１０Ｒゲートを使用す
ることができ、またクロック信号の配線による遅延特性
を利用することもできる。
第７図は、第５図の具体例を示すもので、遅延回路素子
としてＡ Ｎ’ Ｄグー１−を使用した例である。
としてＡ Ｎ’ Ｄグー１−を使用した例である。
１１〜１４はエツジトリガタイプＦＦであり。
３１〜３４は、ＡＮＤゲートによるクロック信号の遅延
回路である。ＣＭＯ５によるＡＮＤ１０Ｒゲートの場合
、ゲート当り１〜２ｎＳの遅延特性が得られ、それに信
号による遅延時間が加算された値が１段当りの遅延時間
となる。第７図の実施例では、１段当りの遅延時間は２
〜５ｎＳとなる。
回路である。ＣＭＯ５によるＡＮＤ１０Ｒゲートの場合
、ゲート当り１〜２ｎＳの遅延特性が得られ、それに信
号による遅延時間が加算された値が１段当りの遅延時間
となる。第７図の実施例では、１段当りの遅延時間は２
〜５ｎＳとなる。
第８図は、第５図の具体例を示すもので、遅延回路素子
としてクロック信号の配線自体の遅延特性を利用する例
である。
としてクロック信号の配線自体の遅延特性を利用する例
である。
１１〜１４はエツジトリガタイプＦＦであり。
４１〜４４は信号線をいもづる式に各ＦＦに接続した配
線部分である。各段のＦＦのクロック信号は最終段より
得ら汎るが、順次前段から前々段へと信号がシリアルに
接続されるようになっている。
線部分である。各段のＦＦのクロック信号は最終段より
得ら汎るが、順次前段から前々段へと信号がシリアルに
接続されるようになっている。
配線自体の遅延特性のみを利用する場合、ＬＳＩのサイ
ズおよびクロック信号の配線長にも左右されるが、１〜
３ｎＳ程度の遅延時間が期待できる。
ズおよびクロック信号の配線長にも左右されるが、１〜
３ｎＳ程度の遅延時間が期待できる。
なお、本発明はシフト・レジスタ回路のみに限定される
ものではなく、鎖状にＦＦが接続され、ＦＦ相互間に組
合せ回路（ゲート回路）を含む一般の論理回路およびカ
ウンタ回路にも適用することができる。一般の論理回路
においては、鎖状のＦＦが一列に限定される必要はなく
、中間にＦＦを複数個含む場合にも適用できる。その場
合に。
ものではなく、鎖状にＦＦが接続され、ＦＦ相互間に組
合せ回路（ゲート回路）を含む一般の論理回路およびカ
ウンタ回路にも適用することができる。一般の論理回路
においては、鎖状のＦＦが一列に限定される必要はなく
、中間にＦＦを複数個含む場合にも適用できる。その場
合に。
複数列のＦＦの鎖接続もあり得るが、各鎖についてデー
タ信号の流れと逆向きにクロックを遅延させるという本
発明の構成を適用できるので、−膜回路にも適用可能と
いうことになる。
タ信号の流れと逆向きにクロックを遅延させるという本
発明の構成を適用できるので、−膜回路にも適用可能と
いうことになる。
以上説明したように１本発明によれば、鎖状に接続され
る各段のＦＦのクロック信号間に遅延回路素子を挿入し
、かつデータ信号と逆方向にクロック信号が遅延するよ
うに構成したので、ＣＭＯ８ＬＳＩ内のエツジ１−リガ
タイプのＦＦを安定した状態で使用でき、ＦＦ数を１７
２に削減してコストダウンを図るとともに、ＦＦの動作
限界値まで性能向上を図ることができる。
る各段のＦＦのクロック信号間に遅延回路素子を挿入し
、かつデータ信号と逆方向にクロック信号が遅延するよ
うに構成したので、ＣＭＯ８ＬＳＩ内のエツジ１−リガ
タイプのＦＦを安定した状態で使用でき、ＦＦ数を１７
２に削減してコストダウンを図るとともに、ＦＦの動作
限界値まで性能向上を図ることができる。
第１図、第２図は従来のＴＴＬを用いたシフト・レジス
タの構成図と動作タイムチャート、第３図。 第４図は従来の２相りロック方式を用いたシフト・レジ
スタの構成図と動作タイムチャート、第５図は本発明の
一実施例を示すシフト・レジスタの構成図、第６図は第
５図の動作タイムチャート、第７図および第８図はそれ
ぞれ第５図の具体例を示すシフト・レジスタの構成図で
ある。 １１〜１４ニエツジトリガタイプ・フリップ・フロップ
、２１〜２４：遅延回路素子、３１〜３４：ＡＮＤゲー
ト、４１〜４４：いもづる式配線部。 ＣＰＩ〜ＣＰ５：クロック・パルス、Ｄｉ−Ｄ５：フリ
ツプ・フロップ入出力信号。 第 １ 図 第 ２ 図 第 ３ 図 ３０ 第５図 第６図 第 ７ 図
タの構成図と動作タイムチャート、第３図。 第４図は従来の２相りロック方式を用いたシフト・レジ
スタの構成図と動作タイムチャート、第５図は本発明の
一実施例を示すシフト・レジスタの構成図、第６図は第
５図の動作タイムチャート、第７図および第８図はそれ
ぞれ第５図の具体例を示すシフト・レジスタの構成図で
ある。 １１〜１４ニエツジトリガタイプ・フリップ・フロップ
、２１〜２４：遅延回路素子、３１〜３４：ＡＮＤゲー
ト、４１〜４４：いもづる式配線部。 ＣＰＩ〜ＣＰ５：クロック・パルス、Ｄｉ−Ｄ５：フリ
ツプ・フロップ入出力信号。 第 １ 図 第 ２ 図 第 ３ 図 ３０ 第５図 第６図 第 ７ 図
Claims (1)
- （１）エツジトリガタイプのフリップ・フロップを含む
回路が鎖状に接続された論理回路において。 各段のエツジトリガタイプ・フリップ・フロップに入力
するクロック信号線を、データ信号の流れとは逆方向に
、終段より前段に向って順次遅延させるように配置する
ことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100496A JPS60245311A (ja) | 1984-05-21 | 1984-05-21 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100496A JPS60245311A (ja) | 1984-05-21 | 1984-05-21 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60245311A true JPS60245311A (ja) | 1985-12-05 |
Family
ID=14275535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59100496A Pending JPS60245311A (ja) | 1984-05-21 | 1984-05-21 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60245311A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004015715A1 (en) * | 2002-08-08 | 2004-02-19 | Koninklijke Philips Electronics N.V. | Shift register circuit arrangement with improved compatibility and method of operating it |
| JP2007506297A (ja) * | 2003-09-16 | 2007-03-15 | コニンクリユケ フィリップス エレクトロニクス エヌ．ブイ． | 処理素子の連鎖を備える電子回路 |
| JP2007087468A (ja) * | 2005-09-20 | 2007-04-05 | Elpida Memory Inc | 出力制御信号発生回路 |
-
1984
- 1984-05-21 JP JP59100496A patent/JPS60245311A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004015715A1 (en) * | 2002-08-08 | 2004-02-19 | Koninklijke Philips Electronics N.V. | Shift register circuit arrangement with improved compatibility and method of operating it |
| JP2007506297A (ja) * | 2003-09-16 | 2007-03-15 | コニンクリユケ フィリップス エレクトロニクス エヌ．ブイ． | 処理素子の連鎖を備える電子回路 |
| JP2007087468A (ja) * | 2005-09-20 | 2007-04-05 | Elpida Memory Inc | 出力制御信号発生回路 |
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