JP2007087468A - 出力制御信号発生回路 - Google Patents

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Abstract

【課題】 クロックの乗り換えが不要であり、且つ、初段のラッチ回路のラッチマージンが外部クロックの周期に依存しない出力制御信号発生回路を提供する。
【解決手段】 縦続接続されたラッチ回路群１００〜１０９と、リードコマンドの取り込みに用いた第１のクロックよりも位相が進んだ第２のクロックに基づいて、ラッチ回路群１００〜１０９に供給するタイミング信号を生成するタイミング信号生成回路ＴＣとを備える。タイミング信号生成回路ＴＣは、ラッチ回路群１００〜１０９に含まれる相対的に後段のラッチ回路に供給するタイミング信号よりも、相対的に前段のラッチ回路に供給するタイミング信号の位相を遅らせる。これにより、初段ラッチ回路１００のラッチマージンが外部クロックの周期に依存しなくなることから、クロックが非常に高速である場合であっても、正しく制御できる。
【選択図】 図１

Description

本発明は出力制御信号発生回路に関し、特に、同期式の半導体記憶装置への適用が好適な出力制御信号発生回路に関する。
シンクロナスＤＲＡＭ（Synchronous Dynamic Random Access Memory）に代表される同期式の半導体記憶装置は、パーソナルコンピュータのメインメモリなどに広く利用されている。同期式の半導体記憶装置は、コントローラより供給されるクロック信号に同期してデータを入出力することができることから、より高速なクロックを使用することによって、データ転送レートを高めることができる。
しかしながら、シンクロナスＤＲＡＭにおいても、ＤＲＡＭコアはあくまでアナログ動作であり、極めて微弱な電荷をセンス動作により増幅する必要がある。そのため、リードコマンドが発行されてから、最初のデータを出力するまでの時間を短縮することはできず、リードコマンドが発行されてから所定の遅延時間が経過した後、外部クロックに同期して最初のデータが出力される。この遅延時間は一般に「ＣＡＳレイテンシ」と呼ばれ、クロック周期の整数倍に設定される。例えば、ＣＡＳレイテンシが５（ＣＬ＝５）であれば、外部クロックに同期してリードコマンドを取り込んだ後、５周期後の外部クロックに同期して最初のデータが出力される。つまり、５クロック後に最初のデータが出力されることになる。
ところが、シンクロナスＤＲＡＭの周辺回路部分は、外部クロックとは異なる各種内部クロックに同期した動作を行っているため、リードコマンドを取り込んだ後、最初のデータを外部クロックに同期して正しく出力させるためには、内部クロックに同期した内部コマンドを、外部クロックに同期させるための「出力制御信号発生回路」を用いる必要がある。
図３は、従来の出力制御信号発生回路の回路図である。
図３に示す出力制御信号発生回路は、ＣＡＳレイテンシを５（ＣＬ＝５）とするための回路であり、縦続接続された４個（＝ＣＬ−１個）のラッチ回路１１〜１４によって構成されている。これらラッチ回路１１〜１４は、いずれも入力端Ｄ、出力端Ｑ及びクロック端Ｃを備えたいわゆるＤラッチ回路であり、クロック端Ｃに供給される信号がローレベルからハイレベルに変化したことに応答して、入力端Ｄに供給されている信号を取り込み、これを出力端Ｑより出力する。
これら４つのラッチ回路１１〜１４のうち、初段〜３段目のラッチ回路１１〜１３のクロック端Ｃには、内部クロックＰＣＬＫが共通に供給されている。一方、最終段のラッチ回路１４のクロック端Ｃには、内部クロックＬＣＬＫをディレイ回路１９によって遅延した内部クロックＬＣＬＫＤが供給されている。また、初段のラッチ回路１１の入力端Ｄには内部コマンドＲ（０）が供給され、これがラッチ回路１２〜１４へと順次シフトされる。ここで、内部コマンドＲの末尾に付された（０）は、外部クロックＣＫのアクティブエッジ＃０に連動した内部コマンドであることを意味する。したがって、外部クロックＣＫのアクティブエッジ＃１〜３に連動した内部コマンドＲは、それぞれ内部コマンドＲ（１）〜Ｒ（３）と表記する。
また、内部コマンドＲ（３）は、最終段のラッチ回路１４に取り込まれ、内部コマンドの一種である出力制御信号ＤＲ（４）として出力される。したがって、出力制御信号ＤＲ（４）は、外部クロックＣＫのアクティブエッジ＃４に連動している。
図４は、内部クロックＰＣＬＫ，ＬＣＬＫを生成する回路の概略図である。
図４に示すように、内部クロックＰＣＬＫ，ＬＣＬＫは、いずれも外部クロックＣＫに基づいて生成される。つまり、外部クロックＣＫは、入力バッファ２１によってバッファリングされた後、内部バッファ２２及びＤＬＬ（Delay Locked Loop）回路２３に供給される。内部バッファ２２を通過したクロックは、内部クロックＰＣＬＫとなり、ＤＬＬ回路２３によって生成されたクロックは、内部クロックＬＣＬＫとなる。したがって、内部クロックＰＣＬＫは、入力バッファ２１及び内部バッファ２２が持つ遅延により、外部クロックＣＫよりも位相の遅れた信号となる。一方、内部クロックＬＣＬＫは、ＤＬＬ回路２３の機能により、外部クロックＣＫよりも位相が進んだ信号となる。
次に、図３に示した出力制御信号発生回路の動作について説明する。
図５は、図３に示した出力制御信号発生回路の動作を示すタイミング図である。
図５に示すように、外部クロックＣＫのアクティブエッジ＃０に同期して、外部コマンドの一種であるリードコマンドＲＥＡＤが取り込まれると、これに基づいて内部コマンドＲ（０）が生成される。リードコマンドＲＥＡＤが取り込まれてから、内部コマンドＲ（０）が生成されるまでには所定の遅延時間ｔｄ０が必要である。したがって、内部コマンドＲ（０）は、外部クロックＣＫのアクティブエッジ＃０から、遅延時間ｔｄ０後に発生することになる。このように、内部コマンドＲ（０）は、外部クロックＣＫのアクティブエッジ＃０に連動したタイミングで生成される。
このようにして生成された内部コマンドＲ（０）は、図３に示したように、出力制御信号発生回路内のラッチ回路１１に供給される。上述の通り、ラッチ回路１１〜１３のクロック端Ｃには、内部クロックＰＣＬＫが共通に供給されている。このため、内部コマンドＲ（０）は、内部クロックＰＣＬＫに同期してラッチ回路１１に取り込まれ、その後、順次シフトされる。
より具体的には、内部コマンドＲ（０）は、内部クロックＰＣＬＫのアクティブエッジ＃１に同期してラッチ回路１１に取り込まれ、内部コマンドＲ（１）が生成される。ここで、内部クロックＰＣＬＫのアクティブエッジ＃１とは、外部クロックＣＫのアクティブエッジ＃１に対応したエッジである。同様にして、内部コマンドＲ（１）は、内部クロックＰＣＬＫのアクティブエッジ＃２に同期してラッチ回路１２に取り込まれ、内部コマンドＲ（２）が生成される。さらに、内部コマンドＲ（２）は、内部クロックＰＣＬＫのアクティブエッジ＃３に同期してラッチ回路１３に取り込まれ、内部コマンドＲ（３）が生成される。
ここで、図５に示すように、内部クロックＰＣＬＫは、外部クロックＣＫよりもｔｄ１だけ位相が遅れた信号である。したがって、ラッチ回路１１が内部コマンドＲ（０）を取り込む際のラッチマージンＭ１は、外部クロックＣＫの周期をｔＣＫとすると、
Ｍ１＝ｔＣＫ−ｔｄ０＋ｔｄ１ ・・・（１）
となる。一方、ラッチ回路１２，１３のラッチマージンＭ２，Ｍ３は、いずれもｔＣＫに等しい。
また、内部コマンドＲ（３）から出力制御信号ＤＲ（４）を生成する際には、クロックの乗り換えが実施される。つまり、内部コマンドＲ（３）を発生するラッチ回路１３は、内部クロックＰＣＬＫに同期して動作する一方、出力制御信号ＤＲ（４）を発生するラッチ回路１４は、内部クロックＬＣＬＫＤに同期して動作するため、ラッチ回路１４が内部コマンドＲ（３）を取り込む際のラッチマージンＭ４は、ラッチマージンＭ２，Ｍ３とは異なる値となる。
つまり、図５に示すように、内部クロックＬＣＬＫは、外部クロックＣＫよりもｔｄ２だけ位相が進んでおり（−ｔｄ２だけ位相が遅れており）、内部クロックＬＣＬＫＤは、内部クロックＬＣＬＫよりもｔｄ３だけ位相が遅れていることから、ラッチ回路１４が内部コマンドＲ３を取り込む際のラッチマージンＭ４（乗り換えマージン）は、
Ｍ４＝ｔＣＫ−ｔｄ１−ｔｄ２＋ｔｄ３ ・・・（２）
となる。
ラッチ回路１４より出力される出力制御信号ＤＲ（４）は、図示しない出力バッファへと供給される。そして、出力バッファは、内部クロックＬＣＬＫのアクティブエッジ＃５に同期してデータの出力動作を開始する。ここで、出力バッファは上記ｔｄ２と同じ動作遅延を有しており、その結果、外部クロックＣＫのアクティブエッジ＃５に同期して、実際にデータが出力される。
このような動作により、図３に示す出力制御信号発生回路は、ＣＡＳレイテンシが５（ＣＬ＝５）となるように出力制御信号ＤＲ（４）を生成し、これを出力バッファに供給することが可能となる。
特開２００３−２８１８８８号公報
しかしながら、図３に示す出力制御信号発生回路では、内部コマンドＲ（０）の生成タイミングが外部クロックＣＫのアクティブエッジ＃０に連動している一方で、内部コマンドＲ（０）の取り込みには、外部クロックＣＫのアクティブエッジ＃１に連動した信号（内部クロックＰＣＬＫのアクティブエッジ＃１）が用いられていることから、上記の式（１）からも明らかなように、ラッチマージンＭ１が外部クロックＣＫの周期ｔＣＫに依存することになる。このため、外部クロックＣＫの周波数が高くなると、ラッチマージンＭ１が不足し、制御が困難となるおそれがあった。
また、内部コマンドＲ（３）から出力制御信号ＤＲ（４）を生成する際に、クロックの乗り換えを実施する必要があることから、乗り換えマージンであるラッチマージンＭ４が不足しやすいという問題もあった。
クロックの乗り換え自体を不要とするためには、特許文献１に記載されているように、外部クロックＣＫよりも位相が遅れた内部クロックＰＣＬＫを用いることなく、初段のラッチ回路を含む全てのラッチ回路に対して、外部クロックＣＫよりも位相が進んだ内部クロックＬＣＬＫを用いることが考えられる。しかしながら、特許文献１に記載された方式においても、内部コマンドＲ（０）の取り込みには、外部クロックＣＫのアクティブエッジ＃１に連動した信号（内部クロックＬＣＬＫのアクティブエッジ＃１）が用いられていることから、図３に示した出力制御信号発生回路と同様、ラッチマージンＭ１が外部クロックＣＫの周期ｔＣＫに依存し、このため、外部クロックＣＫの周波数が高くなると、制御が困難となるおそれがあった。
本発明は、このような問題を解決すべくなされたものであって、同期式の半導体記憶装置への適用が好適な、改良された出力制御信号発生回路を提供することを目的とする。
本発明の他の目的は、クロックの乗り換えが不要であり、且つ、初段のラッチ回路のラッチマージンが外部クロックの周期に依存しない出力制御信号発生回路を提供することである。
本発明による出力制御信号発生回路は、第１のクロックに同期してリードコマンドを取り込み、ｎ（ｎ：自然数）周期後の前記第１のクロックに同期してデータを出力させるための出力制御信号発生回路であって、前記リードコマンドに基づき生成された内部コマンドを取り込む初段ラッチ回路及び出力制御信号を出力する最終段ラッチ回路を含む、縦続接続されたｎ個のラッチ回路群と、前記第１のクロックよりも位相が進んだ第２のクロックに基づいて、前記ｎ個のラッチ回路群に供給するタイミング信号を生成するタイミング信号生成回路とを備え、前記タイミング信号生成回路は、前記ラッチ回路群に含まれる相対的に後段のラッチ回路に供給する第１のタイミング信号よりも、前記ラッチ回路群に含まれる相対的に前段のラッチ回路に供給する第２のタイミング信号の位相を遅らせることを特徴とする。
本発明によれば、レイテンシと等しい数（＝ｎ個）のラッチ回路を用いるとともに、後段のラッチ回路に供給するタイミング信号よりも、前段のラッチ回路に供給するタイミング信号の位相を遅らせていることから、内部コマンドの生成タイミングと、初段ラッチ回路が内部コマンドを取り込むタイミングの両方を、リードコマンドの取り込みに用いた第１のクロックのアクティブエッジに連動させることが可能となる。これにより、初段ラッチ回路のラッチマージンが外部クロックの周期に依存しなくなることから、第１のクロックが非常に高速である場合であっても、正しく制御を行うことが可能となる。
また、第１のクロックよりも位相の遅れた内部クロックを用いる必要がないことから、従来のようにクロックの乗り換えが不要であり、このため乗り換えマージンを確保する必要もない。
このように、本発明によれば、クロックの乗り換えが不要であり、且つ、初段のラッチ回路のラッチマージンが外部クロックの周期に依存しない出力制御信号発生回路を提供することが可能となる。このため、第１のクロックの周波数を高くすることが可能となることから、第１のクロックが非常に高速である場合であっても、正しく制御を行うことが可能となる。したがって、本発明による出力制御信号発生回路は、高速クロックが使用されるシンクロナスＤＲＡＭへの適用が非常に好適である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施の形態による出力制御信号発生回路の回路図である。
本実施形態による出力制御信号発生回路は、シンクロナスＤＲＡＭのＣＡＳレイテンシを１０（ＣＬ＝１０）とするための回路であり、縦続接続された１０個（＝ＣＬ）のラッチ回路１００〜１０９（ラッチ回路群）を含んでいる。既に説明した通り、シンクロナスＤＲＡＭにおいても、リードコマンドが発行されてから、最初のデータを出力するまでの時間を短縮することはできないことから、外部クロックの周波数が高くなるとＣＡＳレイテンシが大きくなる傾向がある。例えば、外部クロックの周波数が４００ＭＨｚであり、且つ、ＣＡＳレイテンシが５であるＤＲＡＭを、８００ＭＨｚの外部クロックを用いて動作させようとすると、ＣＡＳレイテンシは１０になる。
これらラッチ回路１００〜１０９は、いずれも入力端Ｄ、出力端Ｑ及びクロック端Ｃを備えたいわゆるＤラッチ回路であり、クロック端Ｃに供給される信号がローレベルからハイレベルに変化したことに応答して、入力端Ｄに供給されている信号を取り込み、これを出力端Ｑより出力する。
さらに、本実施形態による出力制御信号発生回路は、縦続接続された１０個のディレイ回路１１０〜１１９からなるタイミング信号生成回路ＴＣを備えている。ディレイ回路１１０〜１１９の出力であるタイミング信号ＬＣＬＫ０〜ＬＣＬＫ９は、それぞれラッチ回路１０９〜１００のクロック端Ｃに供給されており、初段のディレイ回路１１０には、ＤＬＬ回路によって生成されたクロックが内部クロックＬＣＬＫが供給されている。したがって、タイミング信号生成回路ＴＣは、ＣＬ＝ｎ（本実施形態では１０）とした場合、初段のラッチ回路１００から数えてｋ（ｋ：ｎ以下の自然数）番目のラッチ回路に対し、ｎ−ｋ＋１個のディレイ素子によって遅延されたタイミング信号を供給することになる。特に限定されるものではないが、ディレイ回路１１０〜１１９の遅延量は、互いにほぼ等しい値とすることが好ましい。
図４を用いて説明したように、内部クロックＬＣＬＫは、ＤＬＬ回路によって生成される信号であり、外部クロックＣＫよりも位相が進んだ信号である。尚、従来の出力制御信号発生回路とは異なり、本実施形態では、外部クロックＣＫよりも位相の遅れた内部クロックＰＣＬＫは使用されない。
図１に示すように、初段のラッチ回路１００の入力端Ｄには内部コマンドＲｉｎ（０）が供給され、これがラッチ回路１０１〜１０９へと順次シフトされる。具体的には、初段のラッチ回路１００から数えてｋ（ｋ：ｎ以下の自然数）番目のラッチ回路は、外部クロックＣＫのアクティブエッジ＃０からみて、それぞれｋ個目のアクティブエッジに基づき生成されたタイミング信号に同期して動作することになる。既に説明したとおり、内部コマンドＲ（又はＲｉｎ）の末尾に付された数字（０）は、外部クロックＣＫのアクティブエッジ＃０に連動した内部コマンドであることを意味する。したがって、外部クロックＣＫのアクティブエッジ＃１〜８に連動した内部コマンドＲは、それぞれ内部コマンドＲ（１）〜Ｒ（８）と表記している。
ここで、初段のラッチ回路１００に供給される内部コマンドがＲｉｎ（０）と表記され、次段のラッチ回路１０１に供給される内部コマンドがＲ（０）と表記されているのは、これらがいずれも、外部クロックＣＫのアクティブエッジ＃０に連動した信号であることを意味する。
次に、本実施形態による出力制御信号発生回路の動作について説明する。
図２は、本実施形態による出力制御信号発生回路の動作を示すタイミング図である。
図２に示すように、外部クロックＣＫのアクティブエッジ＃０に同期して、外部コマンドの一種であるリードコマンドＲＥＡＤが取り込まれると、これに基づいて内部コマンドＲｉｎ（０）が生成される。既に説明したように、リードコマンドＲＥＡＤが取り込まれてから、内部コマンドＲｉｎ（０）が生成されるまでには所定の時間ｔｄ０が必要である。したがって、内部コマンドＲｉｎ（０）は、外部クロックＣＫのアクティブエッジ＃０から、遅延時間ｔｄ０後に発生することになる。このように、内部コマンドＲｉｎ（０）は、外部クロックＣＫのアクティブエッジ＃０に連動したタイミングで生成される。
このようにして生成された内部コマンドＲｉｎ（０）は、図１に示したように、出力制御信号発生回路内のラッチ回路１００に供給される。
一方、外部クロックＣＫよりもｔｄ２だけ位相の進んだ（−ｔｄ２だけ位相が遅れた）内部クロックＬＣＬＫは、タイミング信号生成回路ＴＣに供給され、これに含まれるディレイ回路１１０〜１１９によって、位相が順次遅れたタイミング信号ＬＣＬＫ０〜ＬＣＬＫ９が生成される。図１に示したとおり、これらタイミング信号ＬＣＬＫ０〜ＬＣＬＫ９は、それぞれラッチ回路１０９〜１００のクロック端Ｃに供給される。
ここで、各ディレイ回路１１０〜１１９の遅延量をｔｄ４とすると、初段のラッチ回路１００に供給されるタイミング信号ＬＣＬＫ９は、内部クロックＬＣＬＫよりも１０×ｔｄ４だけ位相が遅れた信号となる。したがって、タイミング信号ＬＣＬＫ９を用いて内部コマンドＲｉｎ（０）を正しくラッチするためには、
ｔｄ０＜１０×ｔｄ４−ｔｄ２ ・・・（３）
の条件を満たす必要がある。
換言すれば、ラッチ回路１００が内部コマンドＲ０をラッチするためのラッチマージンＭ０は、
Ｍ０＝１０×ｔｄ４−ｔｄ２−ｔｄ０ ・・・（４）
で表されることになる。
一方、ラッチ回路１０１〜１０９は、タイミング信号ＬＣＬＫ１〜ＬＣＬＫ９に同期して内部コマンドＲ（０）〜Ｒ（８）をラッチする。ここで、タイミング信号生成回路ＴＣは、所定のラッチ回路に供給するタイミング信号よりも、１つ前段のラッチ回路に供給するタイミング信号の位相を遅延量ｔｄ４だけ遅らせており、逆に言えば、所定のラッチ回路に供給するタイミング信号よりも、１つ後段のラッチ回路に供給するタイミング信号の位相を遅延量ｔｄ４だけ早めている。したがって、外部クロックＣＫの周期をｔＣＫとすると、遅延量ｔｄ４は、
ｔＣＫ＞ｔｄ４ ・・・（５）
に設定する必要がある。
換言すれば、ラッチ回路１０１〜１０９が内部コマンドＲ（０）〜Ｒ（８）をラッチするためのラッチマージンＭ１〜Ｍ９は、
Ｍ１〜Ｍ９＝ｔＣＫ−ｔｄ４ ・・・（６）
で表されることになる。
このようにして、ラッチ回路１００〜１０９は、それぞれタイミング信号ＬＣＬＫ９〜ＬＣＬＫ０のアクティブエッジ＃０〜＃９に同期したラッチ動作を連続的に行い、最終的にラッチ回路１０９より出力される出力制御信号ＤＲ（９）は、図示しない出力バッファへと供給される。そして、出力バッファは、内部クロックＬＣＬＫのアクティブエッジ＃１０に同期してデータの出力動作を開始する。ここで、出力バッファは上記ｔｄ２と同じ動作遅延を有しており、その結果、外部クロックＣＫのアクティブエッジ＃１０に同期して、実際にデータが出力される。
このような動作により、本実施形態による出力制御信号発生回路は、ＣＡＳレイテンシが１０（ＣＬ＝１０）となるように出力制御信号ＤＲ（９）を生成し、これを出力バッファに供給することが可能となる。
そして、本実施形態による出力制御信号発生回路では、内部コマンドＲｉｎ（０）の生成タイミングと、初段のラッチ回路１００が内部コマンドＲｉｎ（０）を取り込むタイミングが、いずれも外部クロックＣＫのアクティブエッジ＃０に連動していることから、上記の式（４）からも明らかなように、ラッチ回路１００が内部コマンドＲｉｎ（０）をラッチするためのラッチマージンＭ０は、外部クロックＣＫの周期ｔＣＫに依存しなくなる。これにより、ラッチマージンＭ１〜Ｍ９が確保される範囲において、外部クロックＣＫの周波数を高くする（ｔＣＫを短くする）ことが可能となることから、使用する外部クロックが非常に高速である場合であっても、正しく制御を行うことが可能となる。
また、本実施形態による出力制御信号発生回路では、外部クロックＣＫよりも位相の遅れた内部クロックＰＣＬＫを用いていないことから、従来のように、乗り換えマージンを確保する必要がない。
さらに、本実施形態による出力制御信号発生回路では、徐々に位相の進んだタイミング信号を用いて内部コマンドＲのシフト動作を行っていることから、外部クロックＣＫよりも僅かに高速のクロックを用いてシフト動作を行っていることと等価となる。このため、特定のラッチ回路だけラッチマージンが極端に不足するということがなく、各ラッチ回路１００〜１０９のラッチマージンをより均一化することが可能となる。
以上より、本実施形態による出力制御信号発生回路は、高速な外部クロックが使用されるシンクロナスＤＲＡＭに適用した場合であっても、正しい制御を行うことが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、シンクロナスＤＲＡＭ用の出力制御信号発生回路を例に説明したが、本発明の適用範囲がこれに限定されるものではなく、ＣＰＵに搭載されるキャッシュメモリの制御など、他の回路の制御に用いることも可能である。
本発明の好ましい実施の形態による出力制御信号発生回路の回路図である。 図１に示した出力制御信号発生回路の動作を示すタイミング図である。 従来の出力制御信号発生回路の回路図である。 内部クロックＰＣＬＫ，ＬＣＬＫを生成する回路の概略図である。 図３に示した出力制御信号発生回路の動作を示すタイミング図である。
符号の説明
１１〜１４，１００〜１０９ ラッチ回路
１９，１１０〜１１９ ディレイ回路
２１ 入力バッファ
２２ 内部バッファ
２３ ＤＬＬ回路
ＣＫ 外部クロック
ＤＲ 出力制御信号
ＬＣＬＫ、ＬＣＬＫＤ，ＰＣＬＫ 内部クロック
ＬＣＬＫ０〜ＬＣＬＫ９ タイミング信号
Ｒ 内部コマンド
ＲＥＡＤ リードコマンド
ＴＣ タイミング信号生成回路

Claims (7)

  1. 第１のクロックに同期してリードコマンドを取り込み、ｎ（ｎ：自然数）周期後の前記第１のクロックに同期してデータを出力させるための出力制御信号発生回路であって、
    前記リードコマンドに基づき生成された内部コマンドを取り込む初段ラッチ回路及び出力制御信号を出力する最終段ラッチ回路を含む、縦続接続されたｎ個のラッチ回路群と、前記第１のクロックよりも位相が進んだ第２のクロックに基づいて、前記ｎ個のラッチ回路群に供給するタイミング信号を生成するタイミング信号生成回路とを備え、
    前記タイミング信号生成回路は、前記ラッチ回路群に含まれる相対的に後段のラッチ回路に供給する第１のタイミング信号よりも、前記ラッチ回路群に含まれる相対的に前段のラッチ回路に供給する第２のタイミング信号の位相を遅らせることを特徴とする出力制御信号発生回路。
  2. 前記初段ラッチ回路は、前記リードコマンドの取り込みに用いた前記第１のクロックのアクティブエッジに対応するタイミング信号に同期して、前記内部コマンドを取り込むことを特徴とする請求項１に記載の出力制御信号発生回路。
  3. 前記初段ラッチ回路から数えてｋ（ｋ：ｎ以下の自然数）番目のラッチ回路は、前記リードコマンドの取り込みに用いた前記第１のクロックのアクティブエッジからみて、それぞれｋ個目のアクティブエッジに基づき生成されたタイミング信号に同期して動作することを特徴とする請求項２に記載の出力制御信号発生回路。
  4. 前記第１のクロックは外部クロックであり、前記第２のクロックは内部クロックであることを特徴とする請求項１乃至３のいずれか一項に記載の出力制御信号発生回路。
  5. 前記タイミング信号生成回路は、縦続接続されたｎ個のディレイ回路を含んでいることを特徴とする請求項１乃至４のいずれか一項に記載の出力制御信号発生回路。
  6. 前記タイミング信号生成回路は、前記初段ラッチ回路から数えてｋ（ｋ：ｎ以下の自然数）番目のラッチ回路に対し、ｎ−ｋ＋１個のディレイ素子によって遅延されたタイミング信号を供給することを特徴とする請求項５に記載の出力制御信号発生回路。
  7. 前記ｎ個のディレイ回路の遅延量が互いにほぼ等しいことを特徴とする請求項５又は６に記載の出力制御信号発生回路。
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