JP3493176B2 - データシンクロナイザ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の分野】この発明は、一般的に、集積回路メモリ
装置の分野に関する。特に、この発明はタイムスキュー
したシングルデータレート（「ＳＤＲ」）およびダブル
データレート（「ＤＤＲ」）同期式ダイナミックランダ
ムアクセスメモリ（「ＳＤＲＡＭ」）集積回路（「Ｉ
Ｃ」）メモリ装置または埋込型ＤＲＡＭを組入れた他の
装置の同期式再調整技法に関する。

【０００２】現在、遅延またはバーニアタイミング法が
出力データと装置クロック信号との再調整をするために
用いられている。この再調整技法の実現化例では、デー
タまたはクロック信号のいずれかが遅延し（すなわちア
ナログ遅延）、スキューしたデータの最適な捕捉のため
に遅延がセットされるように、データテストパターンが
用いられる。さらに、遅延またはバーニア技法は、正確
に遅延を較正するために、テストシーケンスを必要とす
る。そしてこの方法を使用して実際にデータを捕捉する
ためには、通常変化するシステムの条件（たとえば電
圧、温度、そして他の変数）に合わせるために、頻繁に
遅延タイミングの再較正が要求される。全般的にこの方
法には顕著な不利があり、スキューが増大するにつれ実
現化はさらに難しくなる。

【０００３】遅延ロックループ（「ＤＬＬｓ」）もま
た、出力データと出力データストローブとを入力クロッ
クタイミングに再調整するのに一般に使用される。ＤＬ
Ｌｓの組入れは、クロックと出力データストローブ信号
との間の近いタイミング再調整を達成するために使用さ
れてきた。しかしＤＬＬジッタは、特に高クロック周波
数において制限因子である。

【０００４】ＦＩＦＯはしばしば、異なったクロックレ
ートまたはデータレートを有するシステム間の連絡に使
用される。この適用においては、従来のＦＩＦＯ回路
は、再調整されたデータが有効であるときに、さらなる
レイテンシを加えることにもなるロードアクセス遅延を
有しがちである。ここで開示される発明は、ローディン
グによる短い出力遅延と、出力データのロースキュー選
択を可能とする捕捉したデータの一斉アクセスとを提供
するために、インターリーブされた同期式レジスタを使
用することによりこの問題を解決する。

【０００５】

【発明の概要】この発明は、較正サイクルまたはノイズ
の影響を受けやすいアナログ回路を要求せずにクロック
および出力データを再調整するために利用することがで
きる。提供される方法はデジタル的な解決方法であっ
て、回路は最悪の（最小および最大の）タイミング条件
に基づいて設計される。この発明の技法は、ストローブ
（およびデータ）スキューレンジを出力するための大き
なクロックを受入れることができる。この方法はＳＤＲ
インターフェイスおよびＤＤＲインターフェイスを再調
整し、テストや他の目的のためにデータを低いスピード
で出力するために使用することができる。この後者の形
態ではデータのすべてにアクセスするにはマルチパスが
要求される。

【０００６】クロック−データ間のストローブ遅延が大
きいとき、いつデータがシステムクロックに対して有効
であるのかが不確定のため、出力データを捕捉してデー
タをシステムクロックに再同期するのは難しい。ここで
開示される説明は、多数の同期化レジスタにスキューし
た出力データを連続して捕捉し、続いて同期化レジスタ
内のデータが有効であるとわかっている特定のクロック
で、同期化レジスタから連続してデータを出力すること
により、スキューした出力データをクロックと「厳密
に」同期した状態に戻すように再同期することにより、
この問題を解決する。

【０００７】多数の同期化レジスタは、出力データスト
ローブ（または出力されたデータと既知の関連がある他
のクロック）を使用してデータを捕捉するために組入れ
られている。データ転送動作を開始させたコマンドに関
連する、特定の数のクロック遅延の後、各々の特定のレ
ジスタの中のデータが有効であるとわかるのに十分な時
間期間中、データは各々の同期化レジスタの中に保持さ
れる。同期化レジスタ内のデータが有効であると判断さ
れたとき、クロックの特定の遷移に関連して、データは
それを受取る回路がシステムクロックを使用して再調整
されたデータを捕捉できる方法で、適切な同期化レジス
タから同期的に供給される。較正段階が必要でなくなる
よう、いつデータが各々の同期化レジスタから供給され
るのか決定するのに、最悪の場合の（すなわち「速い」
および「遅い」場合）個別のタイミング条件が含まれ
る。データを再調整するのに要求される同期化レジスタ
の数は、システムクロック遷移に関連するデータ（およ
び出力データストローブ）に付随する不定の（uncertai
nty）のサイクルの数によって決まる。

【０００８】ここで開示される方法は、出力データスト
ローブ、またはデータと既知の関連があるクロック信号
が利用できるときに、ＳＤＲまたはＤＤＲのいずれかの
装置を再調整するのに使用することができる。しかし、
ＤＤＲデータが再調整されるときには、ＳＤＲデータの
同様のスキュー条件下に要求される２倍の数の同期化レ
ジスタが要求される。この発明は、データ捕捉再調整が
必要とされる両方のシステムレベルと埋込型メモリの適
用に適用することができる。

【０００９】実施例において、この発明はシンクロナイ
ザが以下の機能を提供する埋込型メモリテストチップの
ための同期化装置として用いられてもよい。すなわち
（１）マスタクロックへデータを再調整し、（２）外部
信号により選択された「偶数」または「奇数」のいずれ
かのデータを出力し、テスタ上の同軸ケーブルを駆動す
る出力データバッファがテスタの最大計測速度である５
００ＭＨｚにトグルされ、「偶数」および「奇数」両方
のデータがアクセスされたデータの２つのパスを作るこ
とによりベリファイされるようにする。これにより、埋
込型メモリマクロから読出された１ＧＨｚデータレート
メモリは、テスト目的のためより遅い５００ＭＨｚのレ
ートで出力されることが可能になる。

【００１０】ここで使用される「偶数」データは、出力
データストローブの第１の遷移およびそれに続く出力デ
ータストローブのすべての同一な遷移エッジを指すこと
に注意されたい。「奇数」データは出力データストロー
ブの第２の遷移およびそれに続く出力データストローブ
のすべての同一な遷移エッジを指す。

【００１１】特にここで開示されているのは、メモリか
らのデータ出力を受取るよう結合された少なくとも第１
および第２の同期化レジスタを含む集積回路メモリのた
めのデータシンクロナイザ回路である。データストロー
ブ制御回路は、データ出力と同期化したメモリからのデ
ータストローブ信号を受取り、第１および第２の同期化
レジスタに選択的にゲート信号を提供するように結合さ
れている。シーケンシャルマルチプレクサ回路はシステ
ムクロック信号に応答して動作し、第１および第２の同
期化レジスタのデータ出力に結合されシステムクロック
信号に同期してインターリーブされたデータ信号を出力
する。

【００１２】この発明のこれらおよび他の目的および特
徴および達成の方法は、添付の図面に関連された好まし
い実施例の説明からより明らかになり、この発明自体も
よりよく理解されるであろう。

【００１３】

【例示的な実施例の説明】図１は、この発明の特定の実
施例に従った例示的なＤＤＲシンクロナイザ回路１０の
簡略化された論理ブロック図である。これにより、たと
えば１ＧＨｚのレートにおいて集積回路メモリ装置また
は埋込型メモリを適用したものの中のＤＤＲデータの同
期化が可能になる。回路１０はＱストローブ（「Ｑ
Ｓ」）制御（「ＣＴＬ」）回路１２を含み、回路１２は
線１４のＱＳ入力信号を受取る。任意の遅延した「読
出」信号もまた、以降により詳しく説明される、ＱＳ制
御信号１２のリセット信号および回路１０のシーケンシ
ャルマルチプレクサ回路として使用され得る、線１６上
に入力される。

【００１４】いくつかの同期化レジスタ１８（示される
実施例の１８Ａから１８Ｄを含む）は、それぞれ線２０
Ａから２０Ｄ上のＱＳ制御回路１２からそのゲート端子
への入力を受取る。線２０Ａから２０Ｄは、それぞれＱ
Ｓ０＜ＥＶＥＮ＞、ＱＳ１＜ＥＶＥＮ＞、ＱＳ０＜ＯＤ
Ｄ＞およびＱＳ１＜ＯＤＤ＞に対応する信号を運ぶ。同
期化レジスタ１８Ａから１８Ｄはまた、たとえば１ＧＨ
ｚのレートのＤＤＲデータを表わす、線２２（０＜ＭＥ
ＭＯＲＹ ＯＵＴ＞）上のデータ入力を受取る。

【００１５】同期化レジスタ１８Ａから１８Ｄからの出
力は、線２６Ａから線２６Ｄを含む線上をシーケンシャ
ルマルチプレクサ回路２４に供給される。同期化レジス
タ１８Ａから１８Ｄの出力端子にある信号はそれぞれＳ
ＲＥＧ０＜ＥＶＥＮ＞、ＳＲＥＧ１＜ＥＶＥＮ＞、ＳＲ
ＥＧ０＜ＯＤＤ＞、ＳＲＥＧ１＜ＯＤＤ＞で示され、こ
の代表的な実施例では各々２５０ＭＨｚのデータレート
を有する。シーケンシャルマルチプレクサ回路２４は線
２８上の５００ＭＨｚのクロック信号入力（「ＣＬ
Ｋ」）を受取り、１ＧＨｚのレートで出力線３０上のデ
ータ同期データ出力信号（「Ｑ＜ＯＵＴ＞」）を提供す
る。

【００１６】動作においては、回路１０は、集積回路メ
モリ装置または埋込メモリからの動力線３０上の出力デ
ータをシステムクロック信号（「ＣＬＫ」）に同期化す
るように動作する。ＱＳ制御回路１２は、線１６上の遅
延した「読出」信号および線１４上のメモリＱＳ出力ク
ロックストローブ信号に応答して、Ａ、Ｂ、ＣおよびＤ
の出力ＱＳクロックシーケンスを発生させるように動作
する。シーケンシャルマルチプレクサ回路２４は線１６
上の遅延した読出信号および線２８上のマスタクロック
信号に応答してＡ、Ｂ、ＣおよびＤからデータを選択す
る。任意であるが、線１６上の信号はＱＳ制御回路１２
とシーケンシャルマルチプレクサ回路２４の動作を調整
するために使用されてもよい。この実施例では、１ＧＨ
ｚレートのＤＤＲデータは線２８上のＣＬＫ信号に同期
化され、さらに５００ＭＨｚクロック信号の各遷移（立
上がりおよび立下がり）において線３０上に出力され
る。ここで使われる、「偶数」および「奇数」の指定は
それぞれＤＤＲデータシーケンスの中の第１および第２
のデータに関連する。

【００１７】ある種の高速度メモリ装置または埋込型Ｄ
ＲＡＭを組入れたものは、装置ロジック部分で使われる
システムクロック（ここでは「ＣＬＫ」で示す）に対し
て出力データおよび出力データストローブ上に相当なス
キューが起きる可能性がある。このスキューは、メモリ
マクロ内のハイで真のロースキュークロック配送を達成
するために大変配慮しても存在するであろう。

【００１８】出力データと出力データストローブ（「Ｑ
Ｓ」）が同じ「ローカライズされた」クロックによって
発生されるので、これらの信号の間にはスキューはほと
んどなかった。しかし、それでもＣＬＫ信号に対して出
力データ／ＱＳ信号に関してはスキューの問題は存在し
得る。この発明の特定の実現化例では、出力データとＱ
Ｓとの間には０．１４ｎｓ（最大）以下のタイミング差
しかないという結果となった。

【００１９】一方、クロック−データ間の有効なスキュ
ーは、技術、データのロード可能量、および回路設計に
よって、最小であるナノ秒の１０分の１から１ナノ秒以
上にまでわたることもあり得るのでクロック−データ間
のスキューは５００ＭＨｚのクロックレートまたはそれ
以上のクロックの周期の半分を超えてしまうこともあり
得る。この結果、以下のタイミング図に示されるよう
に、不定の１つの出力データサイクルが生じる。ここで
は、最小のクロック−データ出力間の代表例が０．５ｎ
ｓで、最大のクロック−データ出力間の代表例が１．５
ｎｓで、例示の目的により示されている。

【００２０】示される回路１０の実施例は、線１４の出
力ストローブ信号ＱＳを使用して効果的に出力データを
捕捉するために働く。この技法は、線２２上のメモリ
（Ｑ＜ＭＥＭＯＲＹ ＯＵＴ＞）からの出力データと線
１４上の出力データストローブ信号との間に、非常に低
いスキューおよびよく規定されたタイミング関係がある
ため、比較的高いデータレートであっても簡単に有用化
されるであろう。また、同期化レジスタ１８内の出力デ
ータの捕捉によって、データはメモリからデータが出力
されたサイクルの後、２クロックサイクル有効であると
「保証された」状態にそこで保持される。

【００２１】示されるブロック図は、続く図２および図
３のタイミング図とともに、どのようにシンクロナイザ
回路１０が機能し、どのようにＣＬＫに関連したＱ＜Ｍ
ＥＭＯＲＹ ＯＵＴ＞／ＱＳ間の高いスキュー条件が解
決できるのを図示する。「偶数」データおよび「奇数」
データタイミング図は動作を明らかにするため別々に示
される。示されるように、ダブルデータレートデータ出
力とともに使用されたとき、シーケンシャルマルチプレ
クサ２４はシンクロナイザ回路１０の中の「偶数」デー
タと「奇数」データ（ＳＲＥＧ（０：１）＜ＥＶＥＮ＞
／ＳＲＥＧ（０：１）＜ＯＤＤ＞）とをＤＤＲレートで
再び組合せるのに使用される。

【００２２】加えて図２はこの発明の別の実施例に従っ
た例示的なＤＤＲ−ＳＤＲシンクロナイザ回路の簡略化
された論理ブロック図である。これは「偶数」データま
たは「奇数」データのいずれかを１ＧＨｚでのＤＤＲ入
力データに同期化することを可能にし、ＳＤＲデータを
再調整するときに１組のシンクロナイザしか必要としな
い。この図では図１の実施例において前述された構造と
同様のものは、同様に符号付けされている。ＥＶＥＮ／
ＯＤＤ ＳＥＬＥＣＴ線３２が「ハイ」で、「偶数」を
選択しているとき、線１４上のＱＳの立上がりエッジに
よってクロックされたＳＤＲデータが再調整され、そし
てＥＶＥＮ／ＯＤＤ ＳＥＬＥＣＴ線３２が「ロー」
で、「奇数」を選択しているとき、線１４中のＱＳの立
下がりエッジによってクロックされたＳＤＲデータが再
調整される。

【００２３】当業者には理解されるであろうが、図２の
実施例は図１において既に開示された原理を拡大したも
のである。これは入力データレート周波数の半分である
がシステムクロックに再調整された「偶数」または「奇
数」のデータのいずれかを選択的に出力することによ
り、ＤＤＲデータを同期することを可能にする。ＥＶＥ
Ｎ／ＯＤＤ ＳＥＬＥＣＴ入力が「ハイ」のときに「偶
数」データが同期され、ＥＶＥＮ／ＯＤＤ ＳＥＬＥＣ
Ｔ入力が「ロー」のときに「奇数」データが同期され
る。示されるシンクロナイザは、たとえば、高速度の入
力データをベリファイするための低コストのテスタを使
うために、入力データレートの半分での同期データを出
力する、テストの目的で使用されてもよい。しかし、
「偶数」データのために１回、「奇数」データのために
１回と、２つのパスが出力データを有効化するために要
求される。

【００２４】加えて図３においては、この発明のまた別
の実施例に従った別の例示的なＳＤＲシンクロナイザ回
路の簡略化された論理ブロック図が示される。これは１
ＧＨｚのＳＤＲ入力データを１ＧＨｚのＳＤＲ出力デー
タに同期することを可能にする。この図では、図１の実
施例において前述された構造と同様のものは、同様に符
号付けされている。さらに当業者には理解されるであろ
うが、図３の実施例は図１および図２において既に開示
された原理を拡大したものである。

【００２５】加えて図４においては、図１の実施例にあ
る信号のうちあるものの詳細なタイミングが示されてお
り、この発明の技法に従った「偶数」データの同期を例
示する。

【００２６】第１のトレースで例示されるクロック信号
は（「ＣＬＫ」）は１ＧＨｚレートであり、第２および
第６のトレース（それぞれ「＜ＯＵＴ＞（ＦＡＳＴ）」
および「Ｑ＜ＯＵＴ＞（ＳＬＯＷ）」）で例示されるＤ
ＤＲデータはＣＬＫ信号の「立上がり」エッジおよび
「立下がり」エッジの両方でクロックされる、つまりダ
ブルデータレートである。この例示では、「偶数」デー
タ（第２トレース）は、ｔ_CLSLの時点、またはＣＬＫ信
号の立下がり遷移に対してＱＳ＜１：０＞クロック信号
が遅い時点でクロックされる。これに、同じアドレスに
対応する「奇数」データ（続く図３に別に例示される）
がＣＬＫ信号の立上がり遷移に追従して続き、次のアド
レスにも同様になる。この例では、アドレス「０」のた
めのデータその後にアドレス「１」、その後にアドレス
「２」と、連続して示されるが、データは特に連続して
いないアドレスの「偶数」および「奇数」のデータに対
応してもよい。

【００２７】示されるようにｔ_CLSL＝０．５ｎｓの「速
い」場合では、「偶数」のデータは（つまりＥＶＥＮ＜
０＞、ＥＶＥＮ＜１＞など）が続く２クロックサイクル
有効であって、既に有効であるとわかっている対応する
「偶数」データは、その時間期間中に適切な同期化レジ
スタ１８にロードされ得る。これはトレース３、４そし
て５に示される。同様にｔ_CLSL＝１．５ｎｓの「遅い」
場合では、同じ「偶数」データ（つまりＥＶＥＮ＜０
＞、ＥＶＥＮ＜１＞など）は続く２クロックサイクル有
効であり、これも有効であるとわかっている対応の「偶
数」データはその時間期間中に適切な同期化レジスタ１
８にロードされ得る。これはトレース６、７、８そして
９に示される。トレース１０、および１１に示されるよ
うに「速い」場合でも「遅い」場合でも、個別の最悪の
条件では、対応する「偶数」のデータは最終的に有効な
時間期間中に適切な同期化レジスタ１８の一方にロード
される。このデータはその後最後から２番目のトレース
に示されるように同期化レジスタ１８からそして最後の
トレースに示されるように回路１０から、「奇数」デー
タ（図示せず）とともに出力される。

【００２８】加えて図５では、図１の実施例にある、信
号のうちあるものの補足的な詳細なタイミング図が示さ
れており、この発明の技法に従った「奇数」（ＤＤＲシ
ーケンス中第２に起こるデータ）データの同時同期化が
例示される。

【００２９】先の図と同様に、ｔ_CLSL＝０．５ｎｓの
「速い」場合では、「奇数」データ（つまりＯＤＤ＜０
＞、ＯＤＤ＜１＞など）が続く２クロックサイクル有効
であり、既に有効であるとわかっている対応の「奇数」
データは、その時間期間中に適切な同期化レジスタ１８
にロードされ得る。これはトレース３、４、そして５に
よって示されている。同様に、ｔ_CLSL＝１．５ｎｓの
「遅い」場合では、同じ「奇数」データ（つまりＯＤＤ
＜０＞、ＯＤＤ＜１＞など）が続く２クロックサイクル
有効であり、これも既に有効であるとわかっている対応
の「奇数」データは、その時間期間中に適切な同期化レ
ジスタ１８にロードされ得る。これはトレース６、７、
８そして９に示される。トレース１０および１１に示さ
れるように、「速い」場合でも「遅い」場合でも、個別
の最悪の条件では、対応する「奇数」のデータは最終的
に有効な時間期間中に適切な同期化レジスタ１８の一方
にロードされる。このデータはその後最後から２番目の
トレースに示されるように、同期化レジスタ１８からそ
して最後のトレースに示されるように回路１０から、前
図に示されるように「偶数」データとともに出力され
る。

【００３０】加えて図６では、この発明の実施例の特定
の実現化例とともに使用するための、クロック選択回路
１００の詳細な概略図が示される。クロック回路１００
は入力線１０２上で入力クロック信号（「ＣＬＫ」）
を、線１０４上で「ＥＶＥＮ／ＯＤＤ ＳＥＬＥＣＴ」
信号を受取り、出力線１０６にクロック位相（「ＰＣＬ
Ｋ」）信号を与える。

【００３１】クロック信号１００は、入力線１０２に結
合した入力インバータ１０８を含み、その出力は相補型
金属酸化物半導体（「ＣＭＯＳ」）伝送（またはパス）
ゲート１１０の入力に与えられる。伝送ゲート１１０か
らの出力は線１０６上の出力のためにインバータ１１２
の入力に与えられる。インバータ１０８の出力もまたイ
ンバータ１１４の入力として与えられ、インバータ１１
４の出力はＣＭＯＳ伝送ゲート１１６の入力に結合さ
れ、ＣＭＯＳ伝送ゲート１１６の出力もまたインバータ
１１２の入力に与えられる。

【００３２】入力線１０４のＥＶＥＮ／ＯＤＤ ＳＥＬ
ＥＣＴ信号は、ＣＭＯＳ伝送ゲート１１０のＮチャネル
型トランジスタのゲートおよびＣＭＯＳ伝送ゲート１１
６のＰチャネル型トランジスタのゲートに直接結合され
る。この同じＥＶＥＮ／ＯＤＤ ＳＥＬＥＣＴ信号もま
たインバータ１１８の入力に与えられ、インバータ１１
８の出力はＣＭＯＳ伝送ゲート１１０のＰチャネル型ト
ランジスタおよびＣＭＯＳ伝送ゲート１１６のＮチャネ
ル型トランジスタに結合される。このようにして、入力
線１０４上のＥＶＥＮ／ＯＤＤ ＳＥＬＥＣＴ信号は、
入力線１０２上のＣＬＫ信号がインバータ１０８および
１１２によって２回反転されるかまたはインバータ１０
８、１１２および１１４により３回反転されるのか決定
し、それにより入力線１０２上のＣＬＫ信号と出力線１
０６上のＰＣＬＫ信号との位相関係を決定する。

【００３３】加えて図７においては、この発明の実施例
の特定の実現化例に従った同期化レジスタクロック回路
１３０の詳細な概略図が示される。回路１３０は、入力
線１３２上のデータストローブバー（「ＱＳＢ」）信号
を受取り、それぞれ出力線１３４、１３６上にＱＳＣＬ
ＫＢおよびＱＳＣＬＫ信号を与える。回路１３０は偶数
個のインバータ１３８₀からインバータ１３８₅を含み、
それは定められた量だけ線１３２上の信号ＱＳＢを遅延
させるように働く。インバータ１３８₄の出力において
奇数個の反転の出力をとると、出力線１３６において遅
延し反転した信号が得られ、インバータ１３８₅の出力
において偶数個の反転を利用すると、出力線１３４にお
いてやや長く遅延し、非反転した信号が得られる。

【００３４】加えて図８においては、この発明の実施例
の特定の実現化例に従ったトグルフリップフロップ回路
１５０の詳細な概略図が示される。回路１５０は、それ
ぞれ入力線１５２および１５４上でＱＳＣＬＫおよび相
補なＱＳＣＬＫＢ信号を受取り、それぞれ出力線１５６
および１５８上にＱＳ０＜ＥＶＥＮ＞および相補なＱＳ
１＜ＯＤＤ＞信号を与える。

【００３５】直列接続されたＰチャネル型トランジスタ
１６０、１６２およびＮチャネル型トランジスタ１６
４、１６６は電源電圧（「ＶＣＣ」）を回路接地へ結合
する。Ｐチャネル型トランジスタ１６２およびＮチャネ
ル型トランジスタ１６４のゲート端子はそれぞれ入力線
１５２と１５４に結合され、Ｐチャネル型トランジスタ
１６０およびＮチャネル型トランジスタ１６６のゲート
端子は出力線１５６にともに結合されている。Ｐチャネ
ル型トランジスタ１６２およびＮチャネル型トランジス
タ１６４の中間の出力ノードはインバータ１６８の入力
に結合されている。

【００３６】同様に直列接続されたＰチャネル型トラン
ジスタ１７０、１７２およびＮチャネル型トランジスタ
１７４、１７６は電源電圧（「ＶＣＣ」）を回路接地に
結合する。Ｐチャネル型トランジスタ１７２およびＮチ
ャネル型トランジスタ１７４のゲート端子は入力線１５
４および１５２にそれぞれ結合され、Ｐチャネル型トラ
ンジスタ１７０およびＮチャネル型トランジスタ１７６
のゲート端子はインバータ１６８の出力でともに結合さ
れている。Ｐチャネル型トランジスタ１７２およびＮチ
ャネル型トランジスタ１７４の中間の出力ノードはイン
バータ１７８の入力および出力線１５６に結合してい
る。インバータ１７８の出力は出力線１５８に結合して
いる。

【００３７】同様に、直列接続されたＰチャネル型トラ
ンジスタ１８０、１８２およびＮチャネル型トランジス
タ１８４、１８６は電源電位（「ＶＣＣ」）を回路接地
に結合する。Ｐチャネル型トランジスタ１８２およびＮ
チャネル型トランジスタ１８４のゲート端子はそれぞれ
入力線１５４および１５２に結合され、Ｐチャネル型ト
ランジスタ１８０およびＮチャネル型トランジスタ１８
６のゲート端子はインバータ１６８の出力でともに結合
される。Ｐチャネル型トランジスタ１８２およびＮチャ
ネル型トランジスタ１８４の中間の出力ノードはインバ
ータ１６８の入力に結合される。

【００３８】加えて、直列接続されたＰチャネル型トラ
ンジスタ１８８、１９０およびＮチャネル型トランジス
タ１９２、１９４は、電源電圧（「ＶＣＣ」）を回路接
地に結合する。Ｐチャネル型トランジスタ１９０および
Ｎチャネル型トランジスタ１９２のゲート端子はそれぞ
れ入力線１５２および１５４に結合され、Ｐチャネル型
トランジスタ１８８およびＮチャネル型トランジスタ１
９４のゲート端子はともに出力線１５８に結合されてい
る。Ｐチャネル型トランジスタ１９０とＮチャネル型ト
ランジスタ１９２の中間の出力ノードは出力線１５６に
結合されている。

【００３９】リセット回路はＣＭＯＳインバータ１９６
を含み、その入力はＲＥＡＤ（ＤＥＬＡＹＥＤ）信号
（図１−３、線１６）を受取るように結合され、その出
力はＮチャネル型トランジスタ１９８のゲートに接続さ
れている。Ｎチャネル型トランジスタ１９８の一方の端
子は回路接地に結合され、他方は線１５６に結合され
る。リセット回路の機能は読出をしていないときにフリ
ップフロップの状態をリセットすることである。

【００４０】加えて、図９においては、この発明の実施
例の特定の実現例に従った、同期化レジスタ（「ＳＲＥ
Ｇ」）回路２００の詳細な概略図が示される。回路２０
０は入力線２０２上のＱ＜ＭＥＭＯＲＹ ＯＵＴ＞信号
および入力線２０４上のＱＳ０＜ＥＶＥＮ＞またはＱＳ
１＜ＯＤＤ＞信号を受取り、出力線２０６上にＳＲＥＧ
０ＢまたはＳＲＥＧ１Ｂ信号のいずれかを与える。

【００４１】入力線２０２は、１対の直列接続されたイ
ンバータ２０８₀、２０８₁を介してＣＭＯＳ伝送ゲート
２１０の入力に結合される。伝送ゲート２１０の出力
は、反転増幅器２１２の入力に与えられる。直列結合さ
れたＰチャネル型トランジスタ２１４、２１６およびＮ
チャネル型トランジスタ２１８、２２０はＶＣＣと回路
接地との間に結合され、Ｐチャネル型トランジスタ２１
４およびＮチャネル型トランジスタ２２０のゲート端子
は反転増幅器の出力に結合される。Ｐチャネル型トラン
ジスタ２１６およびＮチャネル型トランジスタ２１８の
中間の出力ノードは反転増幅器２１２の入力に結合され
ている。

【００４２】別の直列接続されたＰチャネル型トランジ
スタ２２２、２２４およびＮチャネル型トランジスタ２
２６、２２８を含む列は、ＶＣＣと回路接地との間に結
合され、Ｐチャネル型トランジスタ２２２およびＮチャ
ネル型トランジスタ２２８のゲート端子もまた反転増幅
器２１２の出力に結合される。直列接続されたＮチャネ
ル型トランジスタ２３０、２３２はＰチャネル型トラン
ジスタ２２４とＮチャネル型トランジスタ２２６との中
間の出力ノードを回路接地へ結合する。Ｎチャネル型ト
ランジスタ２３２のゲート端子は反転増幅器２１２の出
力へ結合される。Ｐチャネル型トランジスタ２２４とＮ
チャネル型トランジスタ２２６との中間の出力ノードも
またＣＭＯＳ伝送ゲート２３４の入力に結合され、ＣＭ
ＯＳ伝送ゲート２３４の出力は反転増幅器２３６の入力
に結合され、反転増幅器２３６の出力は出力線２０６に
結合される。

【００４３】直列接続されたＰチャネル型トランジスタ
２３８、２４０およびＮチャネル型トランジスタ２４
２、２４４はＶＣＣを回路接地に結合する。Ｐチャネル
型トランジスタ２３６およびＮチャネル型トランジスタ
２４４のゲート端子は出力線２０６に結合され、Ｐチャ
ネル型トランジスタ２４０とＮチャネル型トランジスタ
２４２の中間のノードは反転増幅器２３６の入力に結合
される。

【００４４】入力線２０４はインバータ２４６の入力
と、ＣＭＯＳ伝送ゲート２１０のＰチャネル型トランジ
スタのゲート端子と、Ｎチャネル型トランジスタ２１
８、２２６、２３０およびＰチャネル型トランジスタ２
４０のゲート端子と、ＣＭＯＳ伝送ゲート２３４のＮチ
ャネル型トランジスタのゲート端子とに結合されてい
る。インバータ２４６の出力はＣＭＯＳ伝送ゲート２１
０のＮチャネル型トランジスタのゲート端子と、Ｐチャ
ネル型トランジスタ２１６、２２４およびＮチャネル型
トランジスタ２４２のゲート端子と、ＣＭＯＳ伝送ゲー
ト２３４のＰチャネル型トランジスタのゲート端子とに
与えられる。

【００４５】加えて図１０においては、この発明の実施
例の特定の実現化例に従ったシーケンシャルマルチプレ
クサ（「ＳＭＵＸ」）回路２５０の詳細な概略図が示さ
れる。例示される２：１ＳＭＵＸ回路２５０は図２およ
び図３に示されるこの発明の実施例のために設計されて
いるが、当業者はすぐにこの設計を図１の実施例で使用
された４：１マルチプレクサに適用させることが可能で
あろう。回路２５０は入力線２５２上のＰＣＬＫ信号お
よび入力線２５４上のＳＲＥＧＢ信号を受取り、出力線
２５６上にＱ＜ＯＵＴ＞信号を与える。

【００４６】入力線２５２はインバータ２５６の入力に
結合され、インバータ２５６の出力はＰチャネル型トラ
ンジスタ２５８のゲートに結合され、代わってＰチャネ
ル型トランジスタ２５８はＰチャネル型トランジスタ２
６０およびＮチャネル型トランジスタ２６２および２６
４とともに、ＶＣＣと回路接地との間に直列結合され
る。Ｐチャネル型トランジスタ２６０およびＮチャネル
型トランジスタ２６２のゲート端子は、入力線２５４に
結合され、その２つの装置の中間の出力ノードは出力線
２５６に結合される。入力線２５２もまたＮチャネル型
トランジスタ２６４のゲート端子に結合される。

【００４７】この発明の原則が特定の回路を参考に説明
されたが、以上の説明は例示のためになされたものであ
って、この発明の範囲を限定するものではないことを明
確に理解されたい。特に以上の開示の教示は、当業者に
他の修正例を示唆することが認められる。そのような修
正例は、それ自体公知の特徴やここに既に説明された特
徴の代わりにまたはそれに加えて使用される、他の特徴
を含む可能性がある。この出願では請求項は特定の特徴
の組合せについて作成されているが、ここにおける開示
の範囲は、おそらく当業者には明らかな、明示的にもし
くは暗示的に、または一般化もしくは修正されて開示さ
れた新規のある特徴もしくは新規のある組合せを含み、
それらがいずれかの請求項中にクレームされた同じ発明
に関わるか否か、またはそれらがこの発明が直面する技
術的問題のいずれかまたはすべてを軽減するか否かに関
わらないことを理解すべきである。出願人はこの出願ま
たはこれより発生する出願すべての審査手続期間におい
て、そのような特徴および／またはそのような特徴の組
合せに対し、新しい請求項を作成する権利をこれにより
留保する。

【図面の簡単な説明】

【図１】 １ＧＨｚでＤＤＲデータを同期化することを
可能にする、この発明の実施例に従った例示的なＤＤＲ
シンクロナイザ回路の簡略化された論理ブロック図であ
る。

【図２】 「偶数」または「奇数」データのいずれかを
１ＧＨｚのＤＤＲ入力データに同期することを可能に
し、ＳＤＲデータを再調整するのに１組のシンクロナイ
ザしか要しない、この発明の別の実施例に従った例示的
なＤＤＲ−ＳＤＲシンクロナイザ回路の簡略化された論
理ブロック図である。

【図３】 １ＧＨｚのＳＤＲ入力データを１ＧＨｚのＳ
ＤＲ出力データに同期することを可能にする、この発明
のまた別の実施例に従った別の例示的なＳＤＲシンクロ
ナイザ回路の簡略化された論理ブロック図である。

【図４】 この発明の技法に従った「偶数」データ（Ｄ
ＤＲシーケンス中第１に発生するデータ）の同期化を示
す図１と、「偶数」データ（ＱＳ ＰＨＡＳＥ入力がＥ
ＶＥＮ ＳＥＬＥＣＴに選択されているとき、ＤＤＲシ
ーケンス中第１に発生するデータ）の同期化を示す図２
と、そして「偶数」データ（ＳＤＲシーケンス中第１に
発生するデータ）の同期化を示す図３との、実施例に見
られるいくつかの信号の、詳細なタイミング図である。

【図５】 この発明の技法に従った、「奇数」データ
（ＤＤＲシーケンス中第２に発生するデータ）の同時同
期化を示す図１と、「奇数」データ（ＱＳ ＰＨＡＳＥ
入力がＯＤＤ ＳＥＬＥＣＴに選択されているときのＤ
ＤＲシーケンス中第２の発生するデータ）の同期化を示
す図２との実施例に見られる、いくつかの信号の詳細な
タイミング図である。

【図６】 この発明の実施例の特定の実現化例とともに
使用されるクロック選択回路の詳細な概略図である。

【図７】 この発明の実施例の特定の実現化例に従った
同期化レジスタクロック回路の詳細な概略図である。

【図８】 この発明の実施例の特定の実現化例に従った
トグルフリップフロップ回路の詳細な概略図である。

【図９】 この発明の実施例の特定の実現化例に従った
同期化レジスタ（「ＳＲＥＧ」）回路の詳細な概略図で
ある。

【図１０】 この発明の実施例の特定の実現化例に従っ
たシーケンシャルマルチプレクサ（「ＳＭＵＸ」）回路
の詳細な概略図である。

【符号の説明】

１０ ＤＤＲシンクロナイザ回路、１２ Ｑストローブ
制御回路、１８Ａ−１８Ｄ 同期化レジスタ、１００
クロック選択回路、１３０ 同期化レジスタクロック回
路、１５０ トグルフリップフロップ回路、２００ 同
期化レジスタ回路、２５０ シーケンシャルマルチプレ
クサ回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 オスカー・フレデリック・ジョーンズ・ ジュニア アメリカ合衆国、80919 コロラド州、 コロラド・スプリングス、サンタイド・ プレイス、7235 (72)発明者 マイケル・シィ・パリス アメリカ合衆国、80906 コロラド州、 コロラド・スプリングス、ダルトゥリ ー・レーン、5715 (56)参考文献 特開2000−76853（ＪＰ，Ａ) 特開 平11−265581（ＪＰ，Ａ) 特開 平11−191292（ＪＰ，Ａ) 特開 平11−176200（ＪＰ，Ａ) 特開2000−268559（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/407 - 11/4099

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 集積回路メモリのためのデータシンクロ
   ナイザ回路であって、 前記メモリからデータ出力を受取るよう結合された少な
   くとも第１および第２の同期化レジスタと、 前記データ出力と同期して前記メモリからデータストロ
   ーブ信号を受取りかつ前記少なくとも第１および第２の
   同期化レジスタに選択的なゲート信号を与えるように結
   合されたデータストローブ制御回路と、 システムクロック信号に応答して動作し、前記少なくと
   も第１および第２の同期化レジスタのデータ出力に結合
   され、前記システムクロック信号に同期したインターリ
   ーブされたデータ信号を出力するシーケンシャルマルチ
   プレクサ回路とを含み、前記第１および第２の同期化レジスタのデータ出力は、
   前記データストローブ信号の少なくとも２周期の間有効
   である、 データシンクロナイザ回路。
2. 【請求項２】 前記データ出力はダブルデータレートデ
   ータを含む、請求項１に記載のデータシンクロナイザ回
   路。
3. 【請求項３】 前記第１および第２の同期化レジスタは
   それぞれクロック信号の第１および第２の遷移で前記メ
   モリから出力されるデータと関連して動作する、請求項
   ２に記載のデータシンクロナイザ回路。
4. 【請求項４】 前記少なくとも第１および第２の同期化
   レジスタは、第１および第２の対の同期化レジスタを含
   む、請求項１に記載のデータシンクロナイザ回路。
5. 【請求項５】 前記第１および第２の対の同期化レジス
   タは、それぞれクロック信号の第１および第２の遷移で
   前記メモリから出力されるデータと関連して動作し、前
   記第１および第２の対の中の前記同期化レジスタの各々
   は前記データの対応部分と関連して動作する、請求項４
   に記載のデータシンクロナイザ回路。
6. 【請求項６】 前記データストローブ制御回路と前記シ
   ーケンシャルマルチプレクサ回路の動作を調整するため
   のリセット信号をさらに含む、請求項１に記載のデータ
   シンクロナイザ回路。
7. 【請求項７】 前記リセット信号は前記メモリの読出信
   号から得られる、請求項６に記載のデータシンクロナイ
   ザ回路。
8. 【請求項８】 前記データ出力はシングルデータレート
   データを含む、請求項１に記載のデータシンクロナイザ
   回路。
9. 【請求項９】 前記インターリーブされたデータ信号
   は、前記システムクロック信号を多数含む周波数でのダ
   ブルデータレートデータである、請求項１に記載のデー
   タシンクロナイザ回路。
10. 【請求項１０】 前記インターリーブされたデータ信号
    は、前記クロック信号と等しい周波数でのシングルデー
    タレートデータである、請求項１に記載のデータシンク
    ロナイザ回路。