JP2002230973A - レイテンシ制御回路及び制御方法並びにこれを備える同期式半導体メモリ装置 - Google Patents
レイテンシ制御回路及び制御方法並びにこれを備える同期式半導体メモリ装置Info
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Abstract
(57)【要約】
【課題】 高周波動作を可能とするレイテンシ制御回路
及び制御方法並びにこれを備える同期式半導体メモリ装
置を提供する。 【解決手段】 読出し情報信号発生回路４１、遅延回路
４３及びレイテンシ制御信号発生回路４５を備える。遅
延回路４３は、同期式半導体メモリ装置の外部から印加
されるシステムクロックに対して所定の位相差だけ遅れ
る第１クロックに応答し、読出し情報信号発生回路４１
から出力される読出し情報信号を前記第１クロックの１
サイクルだけ遅延させる。レイテンシ制御信号発生回路
４５は、前記システムクロックに対して所定の位相差だ
け先んじる第２クロックに応答し、前記遅延された読出
し情報信号を前記第２クロックの第１論理状態区間中に
サンプリングし、サンプリングされた信号を遅延させて
出力データの発生時点を決定するレイテンシ制御信号を
生じる。
及び制御方法並びにこれを備える同期式半導体メモリ装
置を提供する。 【解決手段】 読出し情報信号発生回路４１、遅延回路
４３及びレイテンシ制御信号発生回路４５を備える。遅
延回路４３は、同期式半導体メモリ装置の外部から印加
されるシステムクロックに対して所定の位相差だけ遅れ
る第１クロックに応答し、読出し情報信号発生回路４１
から出力される読出し情報信号を前記第１クロックの１
サイクルだけ遅延させる。レイテンシ制御信号発生回路
４５は、前記システムクロックに対して所定の位相差だ
け先んじる第２クロックに応答し、前記遅延された読出
し情報信号を前記第２クロックの第１論理状態区間中に
サンプリングし、サンプリングされた信号を遅延させて
出力データの発生時点を決定するレイテンシ制御信号を
生じる。
Description
【０００１】
【発明の属する技術分野】本発明は同期式半導体メモリ
装置に係り、特に同期式半導体メモリ装置のレイテンシ
制御回路及びレイテンシ制御方法に関する。
装置に係り、特に同期式半導体メモリ装置のレイテンシ
制御回路及びレイテンシ制御方法に関する。
【０００２】
【従来の技術】近来、高速動作を実現するために同期式
半導体メモリ装置が開発され、同期式半導体メモリ装置
では命令が外部から印加される外部クロック、すなわち
システムクロックに同期して入力され、出力データがシ
ステムクロックのエッジに同期して出力される。同期式
半導体メモリ装置の内部では、内部クロック発生器から
生じる内部クロックに同期してメモリセルアレイのデー
タが読出され、読出されたデータは遅延同期ループ回路
から生じる出力制御クロックを利用して出力される。
半導体メモリ装置が開発され、同期式半導体メモリ装置
では命令が外部から印加される外部クロック、すなわち
システムクロックに同期して入力され、出力データがシ
ステムクロックのエッジに同期して出力される。同期式
半導体メモリ装置の内部では、内部クロック発生器から
生じる内部クロックに同期してメモリセルアレイのデー
タが読出され、読出されたデータは遅延同期ループ回路
から生じる出力制御クロックを利用して出力される。
【０００３】より詳細に説明すれば、内部クロック発生
器がシステムクロックに応答して内部クロックを生じ、
遅延同期ループ回路がシステムクロックに応答して出力
制御クロックを生じる。次に、レイテンシ制御回路が出
力制御クロックに応答して出力データの発生時点を決定
するレイテンシ制御信号を生じる。出力バッファは、レ
イテンシ制御信号を所定時間遅延させた出力制御信号に
応答し、メモリセルアレイから読出されたデータを外部
に出力する。
器がシステムクロックに応答して内部クロックを生じ、
遅延同期ループ回路がシステムクロックに応答して出力
制御クロックを生じる。次に、レイテンシ制御回路が出
力制御クロックに応答して出力データの発生時点を決定
するレイテンシ制御信号を生じる。出力バッファは、レ
イテンシ制御信号を所定時間遅延させた出力制御信号に
応答し、メモリセルアレイから読出されたデータを外部
に出力する。
【０００４】従って、同期式半導体メモリ装置では内部
クロックに同期した読出しデータと出力制御クロック間
のタイミングが正確に制御されてこそレイテンシが正確
に制御されうる。ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓ
ｓ Ｓｔｒｏｂｅ）レイテンシは、同期式半導体メモリ
装置の外部から読出し命令が印加されるシステムクロッ
クサイクルから有効データが同期式半導体メモリ装置の
外部に出力されるシステムクロックサイクルまでのクロ
ックサイクルの数を意味する。
クロックに同期した読出しデータと出力制御クロック間
のタイミングが正確に制御されてこそレイテンシが正確
に制御されうる。ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓ
ｓ Ｓｔｒｏｂｅ）レイテンシは、同期式半導体メモリ
装置の外部から読出し命令が印加されるシステムクロッ
クサイクルから有効データが同期式半導体メモリ装置の
外部に出力されるシステムクロックサイクルまでのクロ
ックサイクルの数を意味する。
【０００５】図１は従来の同期式半導体メモリ装置のレ
イテンシ制御回路を示す回路図であり、図２は図１に示
された従来の同期式半導体メモリ装置のレイテンシ制御
方法を示すタイミング図である。ここでは、ＣＡＳレイ
テンシが５であり、ＢＬ（ＢｕｒｓｔＬｅｎｇｔｈ）が
４である場合が示される。
イテンシ制御回路を示す回路図であり、図２は図１に示
された従来の同期式半導体メモリ装置のレイテンシ制御
方法を示すタイミング図である。ここでは、ＣＡＳレイ
テンシが５であり、ＢＬ（ＢｕｒｓｔＬｅｎｇｔｈ）が
４である場合が示される。
【０００６】図１を参照すれば、従来のレイテンシ制御
回路は読出し情報信号ＣＯＳＲを生じる部分１１及び読
出し情報信号ＣＯＳＲを遅延させてレイテンシ制御信号
ＬＡＴＥＮＣＹを生じる部分１３を備える。
回路は読出し情報信号ＣＯＳＲを生じる部分１１及び読
出し情報信号ＣＯＳＲを遅延させてレイテンシ制御信号
ＬＡＴＥＮＣＹを生じる部分１３を備える。
【０００７】部分１１は同期式半導体メモリ装置の内部
クロック発生器から生じる内部クロックＰＣＬＫにより
制御され、従って読出し情報信号ＣＯＳＲも内部クロッ
クＰＣＬＫにより制御されて生じる。読出し情報信号Ｃ
ＯＳＲは同期式半導体メモリ装置の外部から読出し命令
Ｅｘｔ−Ｒｅａｄ ＣＭＤが入力されればイネーブルさ
れ、内部バースト終了信号Ｉｎｔ−Ｂｕｒｓｔ−Ｅｎｄ
がイネーブルされるか、同期式半導体メモリ装置の外部
からバースト中止命令Ｅｘｔ−Ｂｕｒｓｔ−Ｓｔｏｐ
ＣＭＤ及び読出しインタラプトプリチャージ命令Ｅｘｔ
−ＲＩＰ ＣＭＤのうちいずれか一つが入力されればデ
ィセーブルされる。
クロック発生器から生じる内部クロックＰＣＬＫにより
制御され、従って読出し情報信号ＣＯＳＲも内部クロッ
クＰＣＬＫにより制御されて生じる。読出し情報信号Ｃ
ＯＳＲは同期式半導体メモリ装置の外部から読出し命令
Ｅｘｔ−Ｒｅａｄ ＣＭＤが入力されればイネーブルさ
れ、内部バースト終了信号Ｉｎｔ−Ｂｕｒｓｔ−Ｅｎｄ
がイネーブルされるか、同期式半導体メモリ装置の外部
からバースト中止命令Ｅｘｔ−Ｂｕｒｓｔ−Ｓｔｏｐ
ＣＭＤ及び読出しインタラプトプリチャージ命令Ｅｘｔ
−ＲＩＰ ＣＭＤのうちいずれか一つが入力されればデ
ィセーブルされる。
【０００８】部分１３は、同期式半導体メモリ装置の遅
延同期ループ回路から生じる出力制御クロックＣＬＫＤ
Ｑにより制御される。部分１３は、有効データが同期式
半導体メモリ装置の外部に出力される時点を調節するた
めに、ＣＡＳレイテンシが５である場合、読出し情報信
号ＣＯＳＲをサンプリングして出力制御クロックＣＬＫ
ＤＱに４回クロッキングを行う。すなわち、ＣＡＳレイ
テンシが５である場合、部分１３は読出し情報信号ＣＯ
ＳＲを出力制御クロックＣＬＫＤＱの４クロックサイク
ルだけ遅延させる。
延同期ループ回路から生じる出力制御クロックＣＬＫＤ
Ｑにより制御される。部分１３は、有効データが同期式
半導体メモリ装置の外部に出力される時点を調節するた
めに、ＣＡＳレイテンシが５である場合、読出し情報信
号ＣＯＳＲをサンプリングして出力制御クロックＣＬＫ
ＤＱに４回クロッキングを行う。すなわち、ＣＡＳレイ
テンシが５である場合、部分１３は読出し情報信号ＣＯ
ＳＲを出力制御クロックＣＬＫＤＱの４クロックサイク
ルだけ遅延させる。
【０００９】ところで、図２のタイミング図に示される
ように、上昇エッジを基準として内部クロックＰＣＬＫ
は同期式半導体メモリ装置の外部から印加されるシステ
ムクロックＣＬＫに対して所定の位相差だけ遅れ、出力
制御クロックＣＬＫＤＱはシステムクロックＣＬＫに対
して所定の位相差だけ先んじる。すなわち、内部クロッ
クＰＣＬＫの上昇エッジはシステムクロックＣＬＫの上
昇エッジに対して所定時間（ｔ１）後に生じ、出力制御
クロックＣＬＫＤＱの上昇エッジはシステムクロックＣ
ＬＫの上昇エッジに対して所定時間ｔ２前に生じる。
ように、上昇エッジを基準として内部クロックＰＣＬＫ
は同期式半導体メモリ装置の外部から印加されるシステ
ムクロックＣＬＫに対して所定の位相差だけ遅れ、出力
制御クロックＣＬＫＤＱはシステムクロックＣＬＫに対
して所定の位相差だけ先んじる。すなわち、内部クロッ
クＰＣＬＫの上昇エッジはシステムクロックＣＬＫの上
昇エッジに対して所定時間（ｔ１）後に生じ、出力制御
クロックＣＬＫＤＱの上昇エッジはシステムクロックＣ
ＬＫの上昇エッジに対して所定時間ｔ２前に生じる。
【００１０】一方、図２のタイミング図には示されてい
ないが、システムクロックＣＬＫの所定サイクルに読出
し命令Ｅｘｔ−Ｒｅａｄ ＣＭＤが入力されれば、読出
し情報信号ＣＯＳＲは部分１１の内部パスの遅延により
読出し命令Ｅｘｔ−ＲｅａｄＣＭＤが入力された時点か
ら所定の遅延時間後に論理「ハイ」にイネーブルされ
る。また、図２のタイミング図に示されたように、読出
し命令Ｅｘｔ−Ｒｅａｄ ＣＭＤが入力された後で、例
えばシステムクロックＣＬＫの３サイクル後（Ｔ時点の
近く）に読出しインタラプトプリチャージ命令Ｅｘｔ−
ＲＩＰが入力されれば、読出し情報信号ＣＯＳＲは部分
１１の内部パスの遅延によりＴ時点から所定の遅延時間
ｔ３後に論理「ロー」にディセーブルされる。次に、読
出し情報信号ＣＯＳＲは出力制御クロックＣＬＫＤＱの
上昇エッジを利用して部分１３でサンプリングされる。
ないが、システムクロックＣＬＫの所定サイクルに読出
し命令Ｅｘｔ−Ｒｅａｄ ＣＭＤが入力されれば、読出
し情報信号ＣＯＳＲは部分１１の内部パスの遅延により
読出し命令Ｅｘｔ−ＲｅａｄＣＭＤが入力された時点か
ら所定の遅延時間後に論理「ハイ」にイネーブルされ
る。また、図２のタイミング図に示されたように、読出
し命令Ｅｘｔ−Ｒｅａｄ ＣＭＤが入力された後で、例
えばシステムクロックＣＬＫの３サイクル後（Ｔ時点の
近く）に読出しインタラプトプリチャージ命令Ｅｘｔ−
ＲＩＰが入力されれば、読出し情報信号ＣＯＳＲは部分
１１の内部パスの遅延によりＴ時点から所定の遅延時間
ｔ３後に論理「ロー」にディセーブルされる。次に、読
出し情報信号ＣＯＳＲは出力制御クロックＣＬＫＤＱの
上昇エッジを利用して部分１３でサンプリングされる。
【００１１】
【発明が解決しようとする課題】ところで、前述の従来
のレイテンシ制御回路では、ｔ３とｔ２との和がシステ
ムクロックＣＬＫの周期ｔＣＣを超える場合には、部分
１３により読出し情報信号ＣＯＳＲが正確にサンプリン
グされず、それによりレイテンシが正確に制御されえ
ず、有効出力データＤＯＵＴが所望の時点より１クロッ
クサイクル遅く出力される。結局、従来のレイテンシ制
御回路ではシステムクロックＣＬＫの周期ｔＣＣがｔ３
とｔ２との和より大きくなければならない。
のレイテンシ制御回路では、ｔ３とｔ２との和がシステ
ムクロックＣＬＫの周期ｔＣＣを超える場合には、部分
１３により読出し情報信号ＣＯＳＲが正確にサンプリン
グされず、それによりレイテンシが正確に制御されえ
ず、有効出力データＤＯＵＴが所望の時点より１クロッ
クサイクル遅く出力される。結局、従来のレイテンシ制
御回路ではシステムクロックＣＬＫの周期ｔＣＣがｔ３
とｔ２との和より大きくなければならない。
【００１２】例えば、ｔ３が３ｎｓ（ｎａｎｏ ｓｅｃ
ｏｎｄ）であってｔ２が３ｎｓならば、ｔＣＣは６ｎｓ
より大でなければならない。従って、同期式半導体メモ
リ装置内部の読出し動作と関連する他の部分が６ｎｓ以
下で動作が可能であっても、レイテンシ制御回路の限界
により周期ｔＣＣが６ｎｓ以下のシステムクロックＣＬ
Ｋでは同期式半導体メモリ装置が正常に動作できない。
すなわち、従来のレイテンシ制御回路を備える同期式Ｄ
ＲＡＭはレイテンシ制御回路の限界により所定の周波数
以上の高周波クロックでは動作できない短所がある。
ｏｎｄ）であってｔ２が３ｎｓならば、ｔＣＣは６ｎｓ
より大でなければならない。従って、同期式半導体メモ
リ装置内部の読出し動作と関連する他の部分が６ｎｓ以
下で動作が可能であっても、レイテンシ制御回路の限界
により周期ｔＣＣが６ｎｓ以下のシステムクロックＣＬ
Ｋでは同期式半導体メモリ装置が正常に動作できない。
すなわち、従来のレイテンシ制御回路を備える同期式Ｄ
ＲＡＭはレイテンシ制御回路の限界により所定の周波数
以上の高周波クロックでは動作できない短所がある。
【００１３】本発明は上記の点に鑑みなされたもので、
高周波動作を可能にする同期式半導体メモリ装置のレイ
テンシ制御回路を提供することを目的とする。さらに、
本発明は、高周波動作を可能にするレイテンシ制御回路
を備える同期式半導体メモリ装置を提供することを他の
目的とする。さらに、本発明は、高周波動作を可能にす
る同期式半導体メモリ装置のレイテンシ制御方法を提供
することをさらに他の目的とする。
高周波動作を可能にする同期式半導体メモリ装置のレイ
テンシ制御回路を提供することを目的とする。さらに、
本発明は、高周波動作を可能にするレイテンシ制御回路
を備える同期式半導体メモリ装置を提供することを他の
目的とする。さらに、本発明は、高周波動作を可能にす
る同期式半導体メモリ装置のレイテンシ制御方法を提供
することをさらに他の目的とする。
【００１４】
【課題を解決するための手段】本発明による同期式半導
体メモリ装置のレイテンシ制御回路は、読出し情報信号
発生回路、遅延回路及びレイテンシ制御信号発生回路を
備えることを特徴とする。前記読出し情報信号発生回路
は、前記同期式半導体メモリ装置の外部から印加される
読出し命令に応答してイネーブルされ、前記同期式半導
体メモリ装置の内部終了信号及び前記同期式半導体メモ
リ装置の外部から印加される中止命令のうちいずれか一
つに応答してディセーブルされる読出し情報信号を生じ
る。前記遅延回路は、前記同期式半導体メモリ装置の外
部から印加されるシステムクロックに対して所定の位相
差だけ遅れる第１クロックに応答し、前記読出し情報信
号を前記第１クロックの１サイクルだけ遅延させる。前
記レイテンシ制御信号発生回路は、前記システムクロッ
クに対して所定の位相差だけ先んじる第２クロックに応
答し、前記遅延された読出し情報信号を前記第２クロッ
クの第１論理状態区間中にサンプリングし、サンプリン
グされた信号を遅延させて出力データの発生時点を決定
するレイテンシ制御信号を生じる。
体メモリ装置のレイテンシ制御回路は、読出し情報信号
発生回路、遅延回路及びレイテンシ制御信号発生回路を
備えることを特徴とする。前記読出し情報信号発生回路
は、前記同期式半導体メモリ装置の外部から印加される
読出し命令に応答してイネーブルされ、前記同期式半導
体メモリ装置の内部終了信号及び前記同期式半導体メモ
リ装置の外部から印加される中止命令のうちいずれか一
つに応答してディセーブルされる読出し情報信号を生じ
る。前記遅延回路は、前記同期式半導体メモリ装置の外
部から印加されるシステムクロックに対して所定の位相
差だけ遅れる第１クロックに応答し、前記読出し情報信
号を前記第１クロックの１サイクルだけ遅延させる。前
記レイテンシ制御信号発生回路は、前記システムクロッ
クに対して所定の位相差だけ先んじる第２クロックに応
答し、前記遅延された読出し情報信号を前記第２クロッ
クの第１論理状態区間中にサンプリングし、サンプリン
グされた信号を遅延させて出力データの発生時点を決定
するレイテンシ制御信号を生じる。
【００１５】望ましい具体例によれば、前記内部終了信
号は前記同期式半導体メモリ装置の内部において生じる
バースト終了信号であり、前記中止命令は前記同期式半
導体メモリ装置の外部から印加されるバースト中止命令
及び読出しインタラプトプリチャージ命令のうちいずれ
か一つである。望ましい具体例によれば、前記レイテン
シ制御信号発生回路はラッチ、第１遅延回路及び第２遅
延回路を備える。前記ラッチは、前記遅延された読出し
情報信号を前記第２クロックの前記第１論理状態区間中
にサンプリングする。前記第１遅延回路は、前記ラッチ
の出力信号を前記第２クロックの所定サイクル数だけ遅
延させ、前記第２遅延回路は前記第１遅延回路の出力信
号を遅延させて前記レイテンシ制御信号を出力する。ま
た、望ましい具体例によれば、前記第１論理状態は論理
「ハイ」である。
号は前記同期式半導体メモリ装置の内部において生じる
バースト終了信号であり、前記中止命令は前記同期式半
導体メモリ装置の外部から印加されるバースト中止命令
及び読出しインタラプトプリチャージ命令のうちいずれ
か一つである。望ましい具体例によれば、前記レイテン
シ制御信号発生回路はラッチ、第１遅延回路及び第２遅
延回路を備える。前記ラッチは、前記遅延された読出し
情報信号を前記第２クロックの前記第１論理状態区間中
にサンプリングする。前記第１遅延回路は、前記ラッチ
の出力信号を前記第２クロックの所定サイクル数だけ遅
延させ、前記第２遅延回路は前記第１遅延回路の出力信
号を遅延させて前記レイテンシ制御信号を出力する。ま
た、望ましい具体例によれば、前記第１論理状態は論理
「ハイ」である。
【００１６】本発明による同期式半導体メモリ装置は、
メモリセルアレイ、内部クロック発生器、遅延同期ルー
プ回路、レイテンシ制御回路、出力制御回路及びデータ
出力バッファを備えることを特徴とする。前記内部クロ
ック発生器は、外部から印加されるシステムクロックに
応答して内部クロックを生じ、前記遅延同期ループ回路
は前記システムクロックに応答して出力制御クロックを
生じる。前記レイテンシ制御回路は、前記出力制御クロ
ックに応答して出力データの発生時点を決定するレイテ
ンシ制御信号を生じる。特に、前記レイテンシ制御回路
は、読出し情報信号発生回路、遅延回路及びレイテンシ
制御信号発生回路を備える。前記読出し情報信号発生回
路は、外部から印加される読出し命令に応答してイネー
ブルされ、内部終了信号及び中止命令のうちいずれか一
つに応答してディセーブルされる読出し情報信号を生じ
る。前記遅延回路は、前記内部クロックに応答して前記
読出し情報信号を前記内部クロックの１サイクルだけ遅
延させる。前記レイテンシ制御信号発生回路は、前記出
力制御クロックに応答し、前記遅延された読出し情報信
号を前記出力制御クロックの第１論理状態区間中にサン
プリングし、サンプリングされた信号を遅延させて前記
レイテンシ制御信号を生じる。前記出力制御回路は、前
記レイテンシ制御信号を遅延させて出力制御信号を生
じ、前記データ出力バッファは前記メモリセルアレイか
ら読出されたデータを前記出力制御信号に応答して前記
出力データとして外部に出力する。
メモリセルアレイ、内部クロック発生器、遅延同期ルー
プ回路、レイテンシ制御回路、出力制御回路及びデータ
出力バッファを備えることを特徴とする。前記内部クロ
ック発生器は、外部から印加されるシステムクロックに
応答して内部クロックを生じ、前記遅延同期ループ回路
は前記システムクロックに応答して出力制御クロックを
生じる。前記レイテンシ制御回路は、前記出力制御クロ
ックに応答して出力データの発生時点を決定するレイテ
ンシ制御信号を生じる。特に、前記レイテンシ制御回路
は、読出し情報信号発生回路、遅延回路及びレイテンシ
制御信号発生回路を備える。前記読出し情報信号発生回
路は、外部から印加される読出し命令に応答してイネー
ブルされ、内部終了信号及び中止命令のうちいずれか一
つに応答してディセーブルされる読出し情報信号を生じ
る。前記遅延回路は、前記内部クロックに応答して前記
読出し情報信号を前記内部クロックの１サイクルだけ遅
延させる。前記レイテンシ制御信号発生回路は、前記出
力制御クロックに応答し、前記遅延された読出し情報信
号を前記出力制御クロックの第１論理状態区間中にサン
プリングし、サンプリングされた信号を遅延させて前記
レイテンシ制御信号を生じる。前記出力制御回路は、前
記レイテンシ制御信号を遅延させて出力制御信号を生
じ、前記データ出力バッファは前記メモリセルアレイか
ら読出されたデータを前記出力制御信号に応答して前記
出力データとして外部に出力する。
【００１７】望ましい具体例によれば、前記内部クロッ
クは前記システムクロックに対して所定の位相差だけ遅
れ、前記出力制御クロックは前記システムクロックに対
して所定の位相差だけ先んじる。望ましい具体例によれ
ば、前記内部終了信号は前記同期式半導体メモリ装置の
内部において生じるバースト終了信号であり、前記中止
命令は前記同期式半導体メモリ装置の外部から印加され
るバースト中止命令及び読出しインタラプトプリチャー
ジ命令のうちいずれか一つである。望ましい具体例によ
れば、前記レイテンシ制御信号発生回路は、ラッチ、第
１遅延回路及び第２遅延回路を備える。前記ラッチは前
記遅延された読出し情報信号を前記出力制御クロックの
前記第１論理状態区間中にサンプリングする。前記第１
遅延回路は前記ラッチの出力信号を前記出力制御クロッ
クの所定サイクル数だけ遅延させ、前記第２遅延回路は
前記第１遅延回路の出力信号を遅延させて前記レイテン
シ制御信号を出力する。望ましい具体例によれば、前記
第１論理状態は論理「ハイ」である。
クは前記システムクロックに対して所定の位相差だけ遅
れ、前記出力制御クロックは前記システムクロックに対
して所定の位相差だけ先んじる。望ましい具体例によれ
ば、前記内部終了信号は前記同期式半導体メモリ装置の
内部において生じるバースト終了信号であり、前記中止
命令は前記同期式半導体メモリ装置の外部から印加され
るバースト中止命令及び読出しインタラプトプリチャー
ジ命令のうちいずれか一つである。望ましい具体例によ
れば、前記レイテンシ制御信号発生回路は、ラッチ、第
１遅延回路及び第２遅延回路を備える。前記ラッチは前
記遅延された読出し情報信号を前記出力制御クロックの
前記第１論理状態区間中にサンプリングする。前記第１
遅延回路は前記ラッチの出力信号を前記出力制御クロッ
クの所定サイクル数だけ遅延させ、前記第２遅延回路は
前記第１遅延回路の出力信号を遅延させて前記レイテン
シ制御信号を出力する。望ましい具体例によれば、前記
第１論理状態は論理「ハイ」である。
【００１８】本発明による同期式半導体メモリ装置のレ
イテンシ制御方法は、外部から印加されるシステムクロ
ックに応答して内部クロックを生じる段階、前記システ
ムクロックに応答して出力制御クロックを生じる段階、
外部から印加される読出し命令に応答してイネーブルさ
れ、内部終了信号及び中止命令のうちいずれか一つに応
答してディセーブルされる読出し情報信号を生じる段
階、前記内部クロックに応答して前記読出し情報信号を
前記内部クロックの１サイクルだけ遅延させる段階及び
前記出力制御クロックに応答し、前記遅延された読出し
情報信号を前記出力制御クロックの第１論理状態区間中
にサンプリングし、サンプリングされた信号を遅延させ
て前記レイテンシ制御信号を生じる段階を備えることを
特徴とする。
イテンシ制御方法は、外部から印加されるシステムクロ
ックに応答して内部クロックを生じる段階、前記システ
ムクロックに応答して出力制御クロックを生じる段階、
外部から印加される読出し命令に応答してイネーブルさ
れ、内部終了信号及び中止命令のうちいずれか一つに応
答してディセーブルされる読出し情報信号を生じる段
階、前記内部クロックに応答して前記読出し情報信号を
前記内部クロックの１サイクルだけ遅延させる段階及び
前記出力制御クロックに応答し、前記遅延された読出し
情報信号を前記出力制御クロックの第１論理状態区間中
にサンプリングし、サンプリングされた信号を遅延させ
て前記レイテンシ制御信号を生じる段階を備えることを
特徴とする。
【００１９】望ましい具体例によれば、前記内部クロッ
クは前記システムクロックに対して所定の位相差だけ遅
れ、前記出力制御クロックは前記システムクロックに対
して所定の位相差だけ先んじる。望ましい具体例によれ
ば、前記内部終了信号は前記同期式半導体メモリ装置の
内部において生じるバースト終了信号であり、前記中止
命令は前記同期式半導体メモリ装置の外部から印加され
るバースト中止命令及び読出しインターラプトプレチャ
ージ命令のうちいずれか一つである。望ましい具体例に
よれば、前記レイテンシ制御信号を生じる段階は、前記
遅延された読出し情報信号を前記出力制御クロックの前
記第１論理状態区間中にサンプリングする段階、前記サ
ンプリングされた信号を前記出力制御クロックの所定サ
イクル数だけ遅延させる段階及び前記所定サイクル数だ
け遅延された信号を遅延させて前記レイテンシ制御信号
を生じる段階を備える。望ましい具体例によれば、前記
第１論理状態は論理「ハイ」である。
クは前記システムクロックに対して所定の位相差だけ遅
れ、前記出力制御クロックは前記システムクロックに対
して所定の位相差だけ先んじる。望ましい具体例によれ
ば、前記内部終了信号は前記同期式半導体メモリ装置の
内部において生じるバースト終了信号であり、前記中止
命令は前記同期式半導体メモリ装置の外部から印加され
るバースト中止命令及び読出しインターラプトプレチャ
ージ命令のうちいずれか一つである。望ましい具体例に
よれば、前記レイテンシ制御信号を生じる段階は、前記
遅延された読出し情報信号を前記出力制御クロックの前
記第１論理状態区間中にサンプリングする段階、前記サ
ンプリングされた信号を前記出力制御クロックの所定サ
イクル数だけ遅延させる段階及び前記所定サイクル数だ
け遅延された信号を遅延させて前記レイテンシ制御信号
を生じる段階を備える。望ましい具体例によれば、前記
第１論理状態は論理「ハイ」である。
【００２０】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施形態を説明することにより、本発明
を詳細に説明する。各図面に提示された同じ参照符号は
同じ部材を示す。
発明の望ましい実施形態を説明することにより、本発明
を詳細に説明する。各図面に提示された同じ参照符号は
同じ部材を示す。
【００２１】図３は本発明による同期式半導体メモリ装
置の概略的なブロック図である。ここではデータ出力と
関連する回路だけ示される。図３を参照すれば、本発明
による同期式半導体メモリ装置は、メモリセルアレイ３
１、内部クロック発生器３２、遅延同期ループ回路３
３、レイテンシ制御回路３４、出力制御回路３５及びデ
ータ出力バッファ３６を備える。
置の概略的なブロック図である。ここではデータ出力と
関連する回路だけ示される。図３を参照すれば、本発明
による同期式半導体メモリ装置は、メモリセルアレイ３
１、内部クロック発生器３２、遅延同期ループ回路３
３、レイテンシ制御回路３４、出力制御回路３５及びデ
ータ出力バッファ３６を備える。
【００２２】内部クロック発生器３２は同期式半導体メ
モリ装置の外部から印加されるシステムクロックＣＬＫ
に応答して内部クロックＰＣＬＫを生じ、遅延同期ルー
プ回路３３はシステムクロックＣＬＫに応答して出力制
御クロックＣＬＫＤＱを生じる。図５のタイミング図に
示されるように、上昇エッジを基準として内部クロック
ＰＣＬＫはシステムクロックＣＬＫに対して所定の位相
差だけ遅れ、出力制御クロックＣＬＫＤＱはシステムク
ロックＣＬＫに対して所定の位相差だけ先んじる。すな
わち、内部クロックＰＣＬＫの上昇エッジはシステムク
ロックＣＬＫの上昇エッジに対して所定時間（ｔ１）後
に生じ、出力制御クロックＣＬＫＤＱの上昇エッジはシ
ステムクロックＣＬＫの上昇エッジに対して所定時間ｔ
２前に生じる。
モリ装置の外部から印加されるシステムクロックＣＬＫ
に応答して内部クロックＰＣＬＫを生じ、遅延同期ルー
プ回路３３はシステムクロックＣＬＫに応答して出力制
御クロックＣＬＫＤＱを生じる。図５のタイミング図に
示されるように、上昇エッジを基準として内部クロック
ＰＣＬＫはシステムクロックＣＬＫに対して所定の位相
差だけ遅れ、出力制御クロックＣＬＫＤＱはシステムク
ロックＣＬＫに対して所定の位相差だけ先んじる。すな
わち、内部クロックＰＣＬＫの上昇エッジはシステムク
ロックＣＬＫの上昇エッジに対して所定時間（ｔ１）後
に生じ、出力制御クロックＣＬＫＤＱの上昇エッジはシ
ステムクロックＣＬＫの上昇エッジに対して所定時間ｔ
２前に生じる。
【００２３】レイテンシ制御回路３４は本発明の核心構
成要素であり、外部から印加される読出し命令Ｅｘｔ−
Ｒｅａｄ ＣＭＤ、内部において生じる内部バースト終
了信号Ｉｎｔ−Ｂｕｒｓｔ−Ｅｎｄ、外部から印加され
るバースト中止命令Ｅｘｔ−Ｂｕｒｓｔ−Ｓｔｏｐ Ｃ
ＭＤ及び読出しインタラプトプリチャージ命令Ｅｘｔ−
ＲＩＰ ＣＭＤを受信する。レイテンシ制御回路３４は
これらを受信して内部クロックＰＣＬＫ及び出力制御ク
ロックＣＬＫＤＱに応答して出力データＤＯＵＴの発生
時点を決定するレイテンシ制御信号ＬＡＴＥＮＣＹを生
じる。レイテンシ制御回路３４の構成及び動作は図４に
おいて詳細に説明される。
成要素であり、外部から印加される読出し命令Ｅｘｔ−
Ｒｅａｄ ＣＭＤ、内部において生じる内部バースト終
了信号Ｉｎｔ−Ｂｕｒｓｔ−Ｅｎｄ、外部から印加され
るバースト中止命令Ｅｘｔ−Ｂｕｒｓｔ−Ｓｔｏｐ Ｃ
ＭＤ及び読出しインタラプトプリチャージ命令Ｅｘｔ−
ＲＩＰ ＣＭＤを受信する。レイテンシ制御回路３４は
これらを受信して内部クロックＰＣＬＫ及び出力制御ク
ロックＣＬＫＤＱに応答して出力データＤＯＵＴの発生
時点を決定するレイテンシ制御信号ＬＡＴＥＮＣＹを生
じる。レイテンシ制御回路３４の構成及び動作は図４に
おいて詳細に説明される。
【００２４】出力制御回路３５はレイテンシ制御信号Ｌ
ＡＴＥＮＣＹを受信して出力制御クロックＣＬＫＤＱに
応答し、前記レイテンシ制御信号ＬＡＴＥＮＣＹを１ク
ロックサイクルだけ遅延させて出力制御信号ＰＴＲＳＴ
を生じる。データ出力バッファ３６はメモリセルアレイ
３１から読出されたデータＯＵＴを出力制御信号ＰＴＲ
ＳＴに応答して出力データＤＯＵＴとして外部に出力す
る。
ＡＴＥＮＣＹを受信して出力制御クロックＣＬＫＤＱに
応答し、前記レイテンシ制御信号ＬＡＴＥＮＣＹを１ク
ロックサイクルだけ遅延させて出力制御信号ＰＴＲＳＴ
を生じる。データ出力バッファ３６はメモリセルアレイ
３１から読出されたデータＯＵＴを出力制御信号ＰＴＲ
ＳＴに応答して出力データＤＯＵＴとして外部に出力す
る。
【００２５】図４は図３に示された本発明によるレイテ
ンシ制御回路３４の一実施形態を示す詳細回路図であ
る。ここではＣＡＳレイテンシが５である場合が示され
る。図４を参照すれば、本発明の一実施形態によるレイ
テンシ制御回路３４は読出し情報信号発生回路４１、遅
延回路４３及びレイテンシ制御信号発生回路４５を備え
る。
ンシ制御回路３４の一実施形態を示す詳細回路図であ
る。ここではＣＡＳレイテンシが５である場合が示され
る。図４を参照すれば、本発明の一実施形態によるレイ
テンシ制御回路３４は読出し情報信号発生回路４１、遅
延回路４３及びレイテンシ制御信号発生回路４５を備え
る。
【００２６】読出し情報信号発生回路４１は、外部から
印加される読出し命令Ｅｘｔ−Ｒｅａｄ ＣＭＤに応答
して論理「ハイ」にイネーブルされ、内部において生じ
る内部バースト終了信号Ｉｎｔ−Ｂｕｒｓｔ−Ｅｎｄ、
外部から印加されるバースト中止命令Ｅｘｔ−Ｂｕｒｓ
ｔ−Ｓｔｏｐ ＣＭＤ及び読出しインタラプトプリチャ
ージ命令Ｅｘｔ−ＲＩＰ ＣＭＤのうちいずれか一つに
応答して論理「ロー」にディセーブルされる読出し情報
信号ＣＯＳＲを生じる。読出し情報信号発生回路４１は
内部パス４１ａないし４１ｄ、オアゲート４１ｅ及びラ
ッチ４１ｆを含み、内部パス４１ａないし４１ｄはシス
テムクロックＣＬＫに対して所定の位相差だけ遅れる内
部クロックＰＣＬＫにより制御される。従って、読出し
情報信号ＣＯＳＲも内部クロックＰＣＬＫにより制御さ
れて生じる。
印加される読出し命令Ｅｘｔ−Ｒｅａｄ ＣＭＤに応答
して論理「ハイ」にイネーブルされ、内部において生じ
る内部バースト終了信号Ｉｎｔ−Ｂｕｒｓｔ−Ｅｎｄ、
外部から印加されるバースト中止命令Ｅｘｔ−Ｂｕｒｓ
ｔ−Ｓｔｏｐ ＣＭＤ及び読出しインタラプトプリチャ
ージ命令Ｅｘｔ−ＲＩＰ ＣＭＤのうちいずれか一つに
応答して論理「ロー」にディセーブルされる読出し情報
信号ＣＯＳＲを生じる。読出し情報信号発生回路４１は
内部パス４１ａないし４１ｄ、オアゲート４１ｅ及びラ
ッチ４１ｆを含み、内部パス４１ａないし４１ｄはシス
テムクロックＣＬＫに対して所定の位相差だけ遅れる内
部クロックＰＣＬＫにより制御される。従って、読出し
情報信号ＣＯＳＲも内部クロックＰＣＬＫにより制御さ
れて生じる。
【００２７】遅延回路４３は遅延フリップフロップより
構成され、内部クロックＰＣＬＫに応答して読出し情報
信号ＣＯＳＲを内部クロックＰＣＬＫの１サイクルだけ
遅延させ、遅延された読出し情報信号ＣＯＳＲＤを出力
する。
構成され、内部クロックＰＣＬＫに応答して読出し情報
信号ＣＯＳＲを内部クロックＰＣＬＫの１サイクルだけ
遅延させ、遅延された読出し情報信号ＣＯＳＲＤを出力
する。
【００２８】この場合、システムクロックＣＬＫの所定
サイクル中に読出し命令Ｅｘｔ−Ｒｅａｄ ＣＭＤが入
力されれば、内部パス４１ａないし４１ｄの遅延により
読出し情報信号ＣＯＳＲは読出し命令Ｅｘｔ−Ｒｅａｄ
ＣＭＤが入力される時点から比較的長い遅延時間後に
論理「ハイ」にイネーブルされる。また、図５のタイミ
ング図に示されるように、読出し命令Ｅｘｔ−Ｒｅａｄ
ＣＭＤが入力された後で、例えばシステムクロックＣ
ＬＫの３サイクル後（Ｔ１時点の近く）に読出しインタ
ラプトプリチャージ命令Ｅｘｔ−ＲＩＰが入力されれ
ば、読出し情報信号ＣＯＳＲは内部パス４１ａないし４
１ｄの遅延によりＴ１時点から比較的長い遅延時間ｔ３
後に論理「ロー」にディセーブルされる。すなわち、読
出し情報信号ＣＯＳＲは、内部パス４１ａないし４１ｄ
の遅延により内部クロックＰＣＬＫに応答して遅延時間
ｔ３−ｔ１後に論理「ロー」にディセーブルされる。
サイクル中に読出し命令Ｅｘｔ−Ｒｅａｄ ＣＭＤが入
力されれば、内部パス４１ａないし４１ｄの遅延により
読出し情報信号ＣＯＳＲは読出し命令Ｅｘｔ−Ｒｅａｄ
ＣＭＤが入力される時点から比較的長い遅延時間後に
論理「ハイ」にイネーブルされる。また、図５のタイミ
ング図に示されるように、読出し命令Ｅｘｔ−Ｒｅａｄ
ＣＭＤが入力された後で、例えばシステムクロックＣ
ＬＫの３サイクル後（Ｔ１時点の近く）に読出しインタ
ラプトプリチャージ命令Ｅｘｔ−ＲＩＰが入力されれ
ば、読出し情報信号ＣＯＳＲは内部パス４１ａないし４
１ｄの遅延によりＴ１時点から比較的長い遅延時間ｔ３
後に論理「ロー」にディセーブルされる。すなわち、読
出し情報信号ＣＯＳＲは、内部パス４１ａないし４１ｄ
の遅延により内部クロックＰＣＬＫに応答して遅延時間
ｔ３−ｔ１後に論理「ロー」にディセーブルされる。
【００２９】一方、図５のタイミング図に示されるよう
に遅延された読出し情報信号ＣＯＳＲＤは、遅延回路４
３自体の遅延がほとんどないので、内部クロックＰＣＬ
Ｋに応答してほぼ直ちに論理「ロー」にディセーブルさ
れる。すなわち、遅延された読出し情報信号ＣＯＳＲＤ
はＴ２時点から比較的短い遅延時間ｔ４後に論理「ロ
ー」にディセーブルされる。
に遅延された読出し情報信号ＣＯＳＲＤは、遅延回路４
３自体の遅延がほとんどないので、内部クロックＰＣＬ
Ｋに応答してほぼ直ちに論理「ロー」にディセーブルさ
れる。すなわち、遅延された読出し情報信号ＣＯＳＲＤ
はＴ２時点から比較的短い遅延時間ｔ４後に論理「ロ
ー」にディセーブルされる。
【００３０】レイテンシ制御信号発生回路４５は、遅延
された読出し情報信号ＣＯＳＲＤを出力制御クロックＣ
ＬＫＤＱの論理「ハイ」状態区間中にサンプリングする
レベルラッチ４５ａ、出力制御クロックＣＬＫＤＱに応
答してレベルラッチ４５ａの出力を出力制御クロックＣ
ＬＫＤＱの２クロックサイクルだけ遅延させる第１遅延
回路４５ｂ、レイテンシ制御信号発生回路４５の全体遅
延時間を調節するために第１遅延回路４５ｂの出力を所
定時間遅延させてレイテンシ制御信号ＬＡＴＥＮＣＹを
出力する第２遅延回路４５ｃを含む。第１遅延回路４５
ｂは直列連結された二つの遅延フリップフロップより構
成される。
された読出し情報信号ＣＯＳＲＤを出力制御クロックＣ
ＬＫＤＱの論理「ハイ」状態区間中にサンプリングする
レベルラッチ４５ａ、出力制御クロックＣＬＫＤＱに応
答してレベルラッチ４５ａの出力を出力制御クロックＣ
ＬＫＤＱの２クロックサイクルだけ遅延させる第１遅延
回路４５ｂ、レイテンシ制御信号発生回路４５の全体遅
延時間を調節するために第１遅延回路４５ｂの出力を所
定時間遅延させてレイテンシ制御信号ＬＡＴＥＮＣＹを
出力する第２遅延回路４５ｃを含む。第１遅延回路４５
ｂは直列連結された二つの遅延フリップフロップより構
成される。
【００３１】従って、レイテンシ制御信号発生回路４５
は出力制御クロックＣＬＫＤＱに応答し、遅延された読
出し情報信号ＣＯＳＲＤを出力制御クロックＣＬＫＤＱ
の論理「ハイ」状態区間中にサンプリングする。これに
より読出し情報信号ＣＯＳＲが出力制御クロックＣＬＫ
ＤＱの上昇エッジにおいてサンプリングされる従来の技
術に比べてサンプリングマージンが向上する。また、レ
イテンシ制御信号発生回路４５はサンプリングされた信
号を出力制御クロックＣＬＫＤＱの３クロックサイクル
だけ遅延させてレイテンシ制御信号ＬＡＴＥＮＣＹを生
じる。
は出力制御クロックＣＬＫＤＱに応答し、遅延された読
出し情報信号ＣＯＳＲＤを出力制御クロックＣＬＫＤＱ
の論理「ハイ」状態区間中にサンプリングする。これに
より読出し情報信号ＣＯＳＲが出力制御クロックＣＬＫ
ＤＱの上昇エッジにおいてサンプリングされる従来の技
術に比べてサンプリングマージンが向上する。また、レ
イテンシ制御信号発生回路４５はサンプリングされた信
号を出力制御クロックＣＬＫＤＱの３クロックサイクル
だけ遅延させてレイテンシ制御信号ＬＡＴＥＮＣＹを生
じる。
【００３２】言い換えれば、ＣＡＳレイテンシが５であ
る場合、レイテンシ制御信号発生回路４５は遅延された
読出し情報信号ＣＯＳＲＤを出力制御クロックＣＬＫＤ
Ｑの論理「ハイ」状態区間中にサンプリングし、サンプ
リングされた信号に対して出力制御クロックＣＬＫＤＱ
によりクロッキングを３回行う。
る場合、レイテンシ制御信号発生回路４５は遅延された
読出し情報信号ＣＯＳＲＤを出力制御クロックＣＬＫＤ
Ｑの論理「ハイ」状態区間中にサンプリングし、サンプ
リングされた信号に対して出力制御クロックＣＬＫＤＱ
によりクロッキングを３回行う。
【００３３】図４に示された回路はＣＡＳレイテンシが
５である場合を示し、ＣＡＳレイテンシが大になる場
合、第１遅延回路４５ｂ内のフリップフロップの個数が
増え、ＣＡＳレイテンシが小になる場合、第１遅延回路
４５ｂ内のフリップフロップの個数が減る。
５である場合を示し、ＣＡＳレイテンシが大になる場
合、第１遅延回路４５ｂ内のフリップフロップの個数が
増え、ＣＡＳレイテンシが小になる場合、第１遅延回路
４５ｂ内のフリップフロップの個数が減る。
【００３４】図５は図３に示された本発明による同期式
半導体メモリ装置のレイテンシ制御方法を示す動作タイ
ミング図である。ここでは、ＣＡＳレイテンシが５であ
ってＢＬが４である場合が示される。以下、図５に示さ
れたタイミング図を参照して図３に示された本発明によ
る半導体メモリ装置の動作及びレイテンシ制御方法をも
う少し説明する。
半導体メモリ装置のレイテンシ制御方法を示す動作タイ
ミング図である。ここでは、ＣＡＳレイテンシが５であ
ってＢＬが４である場合が示される。以下、図５に示さ
れたタイミング図を参照して図３に示された本発明によ
る半導体メモリ装置の動作及びレイテンシ制御方法をも
う少し説明する。
【００３５】同期式半導体メモリ装置の外部からシステ
ムクロックＣＬＫが入力されれば、内部クロック発生器
３２によりシステムクロックＣＬＫに対して所定の位相
差だけ遅れる内部クロックＰＣＬＫが生じる。すなわ
ち、その上昇エッジがシステムクロックＣＬＫの上昇エ
ッジに対して所定時間ｔ１後に生じる内部クロックＰＣ
ＬＫが生じる。また、遅延同期ループ回路３３によりシ
ステムクロックＣＬＫに対して所定の位相差だけ先んじ
る出力制御クロックＣＬＫＤＱが生じる。すなわち、そ
の上昇エッジがシステムクロックＣＬＫの上昇エッジに
対して所定時間ｔ２前に生じる出力制御クロックＣＬＫ
ＤＱが生じる。
ムクロックＣＬＫが入力されれば、内部クロック発生器
３２によりシステムクロックＣＬＫに対して所定の位相
差だけ遅れる内部クロックＰＣＬＫが生じる。すなわ
ち、その上昇エッジがシステムクロックＣＬＫの上昇エ
ッジに対して所定時間ｔ１後に生じる内部クロックＰＣ
ＬＫが生じる。また、遅延同期ループ回路３３によりシ
ステムクロックＣＬＫに対して所定の位相差だけ先んじ
る出力制御クロックＣＬＫＤＱが生じる。すなわち、そ
の上昇エッジがシステムクロックＣＬＫの上昇エッジに
対して所定時間ｔ２前に生じる出力制御クロックＣＬＫ
ＤＱが生じる。
【００３６】次に、図５のタイミング図には示されてい
ないが、Ｔ１時点の３サイクル前に外部から読出し命令
Ｅｘｔ−Ｒｅａｄ ＣＭＤが入力されれば、レイテンシ
制御回路３４の読出し情報信号発生回路４１により読出
し情報信号ＣＯＳＲが論理「ハイ」にイネーブルされ
る。次に、外部からＴ１時点近くに、例えば読出しイン
タラプトプリチャージ命令Ｅｘｔ−ＲＩＰ ＣＭＤが入
力されれば、読出し情報信号発生回路４１により読出し
情報信号ＣＯＳＲがＴ１時点から比較的長い遅延時間ｔ
３後に論理「ロー」にディセーブルされる。その理由は
前述したように、内部パス４１ａないし４１ｄの遅延に
よるためである。
ないが、Ｔ１時点の３サイクル前に外部から読出し命令
Ｅｘｔ−Ｒｅａｄ ＣＭＤが入力されれば、レイテンシ
制御回路３４の読出し情報信号発生回路４１により読出
し情報信号ＣＯＳＲが論理「ハイ」にイネーブルされ
る。次に、外部からＴ１時点近くに、例えば読出しイン
タラプトプリチャージ命令Ｅｘｔ−ＲＩＰ ＣＭＤが入
力されれば、読出し情報信号発生回路４１により読出し
情報信号ＣＯＳＲがＴ１時点から比較的長い遅延時間ｔ
３後に論理「ロー」にディセーブルされる。その理由は
前述したように、内部パス４１ａないし４１ｄの遅延に
よるためである。
【００３７】次に、レイテンシ制御回路３４の遅延回路
４３により読出し情報信号ＣＯＳＲが内部クロックＰＣ
ＬＫの１クロックサイクルだけ遅延された信号、すなわ
ち遅延された読出し情報信号ＣＯＳＲＤが生じる。この
時、遅延された読出し情報信号ＣＯＳＲＤは、Ｔ２時点
から比較的短い遅延時間ｔ４後に論理「ロー」にディセ
ーブルされる。その理由は前述したように、遅延回路４
３自体の遅延がほとんどないためである。
４３により読出し情報信号ＣＯＳＲが内部クロックＰＣ
ＬＫの１クロックサイクルだけ遅延された信号、すなわ
ち遅延された読出し情報信号ＣＯＳＲＤが生じる。この
時、遅延された読出し情報信号ＣＯＳＲＤは、Ｔ２時点
から比較的短い遅延時間ｔ４後に論理「ロー」にディセ
ーブルされる。その理由は前述したように、遅延回路４
３自体の遅延がほとんどないためである。
【００３８】次に、レイテンシ制御回路３４のレイテン
シ制御信号発生回路４５により信号ＣＯＳＲＤが出力制
御クロックＣＬＫＤＱの論理「ハイ」状態区間中にサン
プリングされ、サンプリングされた信号が出力制御クロ
ックＣＬＫＤＱの３クロックサイクルだけ遅延されてレ
イテンシ制御信号ＬＡＴＥＮＣＹが生じる。次に、出力
制御回路３５によりレイテンシ制御信号ＬＡＴＥＮＣＹ
が出力制御クロックＣＬＫＤＱの１サイクルだけ遅延さ
れた出力制御信号ＰＴＲＳＴが生じ、メモリセルアレイ
３１から読出されたデータＯＵＴが出力制御信号ＰＴＲ
ＳＴのイネーブル区間中にデータ出力バッファ３６によ
り出力データＤＯＵＴとして外部に出力される。
シ制御信号発生回路４５により信号ＣＯＳＲＤが出力制
御クロックＣＬＫＤＱの論理「ハイ」状態区間中にサン
プリングされ、サンプリングされた信号が出力制御クロ
ックＣＬＫＤＱの３クロックサイクルだけ遅延されてレ
イテンシ制御信号ＬＡＴＥＮＣＹが生じる。次に、出力
制御回路３５によりレイテンシ制御信号ＬＡＴＥＮＣＹ
が出力制御クロックＣＬＫＤＱの１サイクルだけ遅延さ
れた出力制御信号ＰＴＲＳＴが生じ、メモリセルアレイ
３１から読出されたデータＯＵＴが出力制御信号ＰＴＲ
ＳＴのイネーブル区間中にデータ出力バッファ３６によ
り出力データＤＯＵＴとして外部に出力される。
【００３９】以上のように、従来の技術では読出し情報
信号ＣＯＳＲがＣ１サイクル中にサンプリングされるの
に対して、本発明では遅延された読出し情報信号ＣＯＳ
ＲＤがＣ２サイクル中にサンプリングされる。一方、前
述のようにシステムクロックＣＬＫの周期ｔＣＣはｔ４
とｔ２との和より大でなければならない。ところが、本
発明ではｔ４がｔ３に比べてはるかに小であるために、
システムクロックＣＬＫの周波数マージンが従来の技術
に比べてはるかに大きい。また、本発明では遅延された
読出し情報信号ＣＯＳＲＤが出力制御クロックＣＬＫＤ
Ｑの論理「ハイ」状態区間中にサンプリングされるの
で、読出し情報信号ＣＯＳＲが出力制御クロックＣＬＫ
ＤＱの上昇エッジにおいてサンプリングされる従来の技
術に比べてサンプリングマージンが向上する。すなわ
ち、本発明ではｔ３−ｔ１がｔＣＣより短く、ｔ４とｔ
２との和がｔＣＣより短い条件さえ満足されれば動作周
波数が向上する長所がある。
信号ＣＯＳＲがＣ１サイクル中にサンプリングされるの
に対して、本発明では遅延された読出し情報信号ＣＯＳ
ＲＤがＣ２サイクル中にサンプリングされる。一方、前
述のようにシステムクロックＣＬＫの周期ｔＣＣはｔ４
とｔ２との和より大でなければならない。ところが、本
発明ではｔ４がｔ３に比べてはるかに小であるために、
システムクロックＣＬＫの周波数マージンが従来の技術
に比べてはるかに大きい。また、本発明では遅延された
読出し情報信号ＣＯＳＲＤが出力制御クロックＣＬＫＤ
Ｑの論理「ハイ」状態区間中にサンプリングされるの
で、読出し情報信号ＣＯＳＲが出力制御クロックＣＬＫ
ＤＱの上昇エッジにおいてサンプリングされる従来の技
術に比べてサンプリングマージンが向上する。すなわ
ち、本発明ではｔ３−ｔ１がｔＣＣより短く、ｔ４とｔ
２との和がｔＣＣより短い条件さえ満足されれば動作周
波数が向上する長所がある。
【００４０】以上により最適実施形態が開示された。こ
こで、特定の用語が用いられたが、これは単に本発明を
説明するための目的で使われたものであり、意味限定や
特許請求の範囲に記載された本発明の範囲を制限するた
めに用いられたものではない。従って、本技術分野の通
常の知識を有した者であるならば、これから多様な変形
及び均等な他の実施形態が可能であるという点が理解さ
れるはずである。従って、本発明の真の技術的保護範囲
は特許請求の範囲の技術的思想により決まらねばならな
い。
こで、特定の用語が用いられたが、これは単に本発明を
説明するための目的で使われたものであり、意味限定や
特許請求の範囲に記載された本発明の範囲を制限するた
めに用いられたものではない。従って、本技術分野の通
常の知識を有した者であるならば、これから多様な変形
及び均等な他の実施形態が可能であるという点が理解さ
れるはずである。従って、本発明の真の技術的保護範囲
は特許請求の範囲の技術的思想により決まらねばならな
い。
【００４１】
【発明の効果】以上のように、本発明によるレイテンシ
制御回路及び制御方法はシステムクロックの周波数マー
ジンを向上させるので、動作周波数が向上する長所があ
る。また、これを備える同期式半導体メモリ装置も動作
周波数が向上する長所がある。
制御回路及び制御方法はシステムクロックの周波数マー
ジンを向上させるので、動作周波数が向上する長所があ
る。また、これを備える同期式半導体メモリ装置も動作
周波数が向上する長所がある。
【図１】従来の同期式半導体メモリ装置のレイテンシ制
御回路を示す回路図である。
御回路を示す回路図である。
【図２】図１に示された従来の同期式半導体メモリ装置
のレイテンシ制御方法を示すタイミング図である。
のレイテンシ制御方法を示すタイミング図である。
【図３】本発明による同期式半導体メモリ装置の概略的
なブロック図である。
なブロック図である。
【図４】図３に示された本発明によるレイテンシ制御回
路の一実施形態を示す詳細回路図である。
路の一実施形態を示す詳細回路図である。
【図５】図３に示された本発明による同期式半導体メモ
リ装置のレイテンシ制御方法を示す動作タイミング図で
ある。
リ装置のレイテンシ制御方法を示す動作タイミング図で
ある。
３４ レイテンシ制御回路 ４１ 読出し情報信号発生回路 ４１ａ〜４１ｄ 内部パス ４１ｅ オアゲート ４１ｆ ラッチ ４３ 遅延回路 ４５ レイテンシ制御信号発生回路 ４５ａ レベルラッチ ４５ｂ 第１遅延回路 ４５ｃ 第２遅延回路
Claims (19)
- 【請求項１】 出力データの発生時点を決定するレイテ
ンシ制御信号を生じる同期式半導体メモリ装置のレイテ
ンシ制御回路において、 読出し命令に応答してイネーブルされ、内部終了信号及
び中止命令のうちいずれか一つに応答してディセーブル
される読出し情報信号を生じる読出し情報信号発生回路
と、 前記半導体メモリ装置の外部から印加されるシステムク
ロックに対して所定の位相差だけ遅れる第１クロックに
応答し、前記読出し情報信号を前記第１クロックの１サ
イクルだけ遅延させる遅延回路と、 前記システムクロックに対して所定の位相差だけ先んじ
る第２クロックに応答し、前記遅延された読出し情報信
号を前記第２クロックの第１論理状態区間中にサンプリ
ングし、サンプリングされた信号を遅延させて前記レイ
テンシ制御信号を生じるレイテンシ制御信号発生回路と
を備えることを特徴とする同期式半導体メモリ装置のレ
イテンシ制御回路。 - 【請求項２】 前記内部終了信号は、前記同期式半導体
メモリ装置の内部において生じるバースト終了信号であ
ることを特徴とする請求項１に記載の同期式半導体メモ
リ装置のレイテンシ制御回路。 - 【請求項３】 前記中止命令は、前記同期式半導体メモ
リ装置の外部から印加されるバースト中止命令及び読出
しインタラプトプリチャージ命令のうちいずれか一つで
あることを特徴とする請求項１に記載の同期式半導体メ
モリ装置のレイテンシ制御回路。 - 【請求項４】 前記レイテンシ制御信号発生回路は、 前記遅延された読出し情報信号を前記第２クロックの前
記第１論理状態区間中にサンプリングするラッチと、 前記ラッチの出力信号を前記第２クロックの所定サイク
ル数だけ遅延させる第１遅延回路と、 この第１遅延回路の出力信号を遅延させて前記レイテン
シ制御信号を出力する第２遅延回路とを備えることを特
徴とする請求項１に記載の同期式半導体メモリ装置のレ
イテンシ制御回路。 - 【請求項５】 前記第１論理状態は、論理「ハイ」であ
ることを特徴とする請求項１に記載の同期式半導体メモ
リ装置のレイテンシ制御回路。 - 【請求項６】 メモリセルアレイと、 外部から印加されるシステムクロックに応答して内部ク
ロックを生じる内部クロック発生器と、 前記システムクロックに応答して出力制御クロックを生
じる遅延同期ループ回路と、 前記出力制御クロックに応答して出力データの発生時点
を決定するレイテンシ制御信号を生じるレイテンシ制御
回路と、 前記レイテンシ制御信号を遅延させて出力制御信号を生
じる出力制御回路と、 前記メモリセルアレイから読出されたデータを前記出力
制御信号に応答して前記出力データとして外部に出力す
るデータ出力バッファとを備え、 前記レイテンシ制御回路は、 外部から印加される読出し命令に応答してイネーブルさ
れ、内部終了信号及び中止命令のうちいずれか一つに応
答してディセーブルされる読出し情報信号を生じる読出
し情報信号発生回路と、 前記内部クロックに応答して前記読出し情報信号を前記
内部クロックの１サイクルだけ遅延させる遅延回路と、 前記出力制御クロックに応答し、前記遅延された読出し
情報信号を前記出力制御クロックの第１論理状態区間中
にサンプリングし、サンプリングされた信号を遅延させ
て前記レイテンシ制御信号を生じるレイテンシ制御信号
発生回路とを備えることを特徴とする同期式半導体メモ
リ装置。 - 【請求項７】 前記内部クロックは、前記システムクロ
ックに対して所定の位相差だけ遅れることを特徴とする
請求項６に記載の同期式半導体メモリ装置。 - 【請求項８】 前記出力制御クロックは、前記システム
クロックに対して所定の位相差だけ先んじることを特徴
とする請求項６に記載の同期式半導体メモリ装置。 - 【請求項９】 前記内部終了信号は、前記同期式半導体
メモリ装置の内部において生じるバースト終了信号であ
ることを特徴とする請求項６に記載の同期式半導体メモ
リ装置。 - 【請求項１０】 前記中止命令は、前記同期式半導体メ
モリ装置の外部から印加されるバースト中止命令及び読
出しインタラプトプリチャージ命令のうちいずれか一つ
であることを特徴とする請求項６に記載の同期式半導体
メモリ装置。 - 【請求項１１】 前記レイテンシ制御信号発生回路は、
前記遅延された読出し情報信号を前記出力制御クロック
の前記第１論理状態区間中にサンプリングするラッチ
と、 前記ラッチの出力信号を前記出力制御クロックの所定サ
イクル数だけ遅延させる第１遅延回路と、 この第１遅延回路の出力信号を遅延させて前記レイテン
シ制御信号を出力する第２遅延回路とを備えることを特
徴とする請求項６に記載の同期式半導体メモリ装置。 - 【請求項１２】 前記第１論理状態は、論理「ハイ」で
あることを特徴とする請求項６に記載の同期式半導体メ
モリ装置。 - 【請求項１３】 外部から印加されるシステムクロック
に応答して内部クロックを生じる段階と、 前記システムクロックに応答して出力制御クロックを生
じる段階と、 外部から印加される読出し命令に応答してイネーブルさ
れ、内部終了信号及び中止命令のうちいずれか一つに応
答してディセーブルされる読出し情報信号を生じる段階
と、 前記内部クロックに応答して前記読出し情報信号を前記
内部クロックの１サイクルだけ遅延させる段階と、 前記出力制御クロックに応答し、前記遅延された読出し
情報信号を前記出力制御クロックの第１論理状態区間中
にサンプリングし、サンプリングされた信号を遅延させ
て前記レイテンシ制御信号を生じる段階とを備えること
を特徴とする同期式半導体メモリ装置のレイテンシ制御
方法。 - 【請求項１４】 前記内部クロックは、前記システムク
ロックに対して所定の位相差だけ遅れることを特徴とす
る請求項１３に記載の同期式半導体メモリ装置のレイテ
ンシ制御方法。 - 【請求項１５】 前記出力制御クロックは、前記システ
ムクロックに対して所定の位相差だけ先んじることを特
徴とする請求項１３に記載の同期式半導体メモリ装置の
レイテンシ制御方法。 - 【請求項１６】 前記内部終了信号は、前記同期式半導
体メモリ装置の内部において生じるバースト終了信号で
あることを特徴とする請求項１３に記載の同期式半導体
メモリ装置のレイテンシ制御方法。 - 【請求項１７】 前記中止命令は、前記同期式半導体メ
モリ装置の外部から印加されるバースト中止命令及び読
出しインタラプトプリチャージ命令のうちいずれか一つ
であることを特徴とする請求項１３に記載の同期式半導
体メモリ装置のレイテンシ制御方法。 - 【請求項１８】 前記レイテンシ制御信号を生じる段階
は、 前記遅延された読出し情報信号を前記出力制御クロック
の前記第１論理状態区間中にサンプリングする段階と、 前記サンプリングされた信号を前記出力制御クロックの
所定サイクル数だけ遅延させる段階と、 前記所定サイクル数だけ遅延された信号を遅延させて前
記レイテンシ制御信号を生じる段階とを備えることを特
徴とする請求項１３に記載の同期式半導体メモリ装置の
レイテンシ制御方法。 - 【請求項１９】 前記第１論理状態は、論理「ハイ」で
あることを特徴とする請求項１３に記載の同期式半導体
メモリ装置のレイテンシ制御方法。
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