TWI225655B - Synchronous memory devices with synchronized latency control circuits and methods of operating same - Google Patents

Description

1225655 A7 B7 87〇3pif.d〇c/〇〇8 五、發明説明（I ) 相關申請案 本申請案之對應案爲韓國專利申請案第2001-2376 號，其於2001年1月16日提出申請，其之揭露特爲包含 在此做爲參考。 發明背景 近來已發展出同步記憶體元件，藉以實現高速運作。 在典型的同步記憶體元件中，指令信號是與外部時脈（"系 統時脈Ί同步輸入的，以及輸出資料是與系統時脈的邊緣 同步產生的。在典型的同步記憶體元件中，讀取儲存在記 憶胞陣列中的資料通常是與內部時脈產生器產生的內部時 脈同步。輸出讀取的資料通常是使用延滯鎖定迴路（delay locked loop circuit)產生的輸出控制時脈。特別是，內部時 脈產生器通常因應該系統時脈來產生該內部時脈，以及該 延滯鎖定迴路通常因應該系統時脈來產生該輸出控制時 脈。 典型的同步記憶體元件包括延遲控制電路，其產生延 遲控制信號，用來控制延遲，亦即，資料的讀取與資料出 現在輸出緩衝器的輸出之間的延滯。輸出緩衝器通常輸出 由記憶胞陣列讀取的資料，以因應產生的輸出控制信號， 以回應該延遲控制信號。在某些習知記憶體元件中，只有 在與內部時脈及輸出控制時脈同步的讀取資料之間的時序 被正確地控制時，延遲才可被正確地控制。例如，行位址 觸發（Column Address Strobe，簡稱CAS)延遲表示由收到外 部讀取指令信號的時候到該同步記憶體元件輸出有效的資 料的時候的系統時脈的時脈週期的數目。 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X 297公釐） 零------t------ (請先閲讀背面之注意事項再填窝本頁) 經濟部中央標準局員工消費合作社印製 A7 1225655 87〇3pif.doc/008 五、發明説明（> ) 第1圖是繪示習知同步半導體記憶體元件的延遲控制 電路的電路圖，而第2圖是繪示用於第1圖的習知同步記 憶體元件的習知延遲控制技術的時序圖，特別是’提供CAS 延遲爲5及連發長度（Burst Length，簡稱BL)爲4的技術。 請參照第1圖，此習知延遲控制電路包括用以產生讀取狀 態信號COSR的電路方塊11以及用以產生延遲控制信號 LATENCY的電路方塊13，藉由延滯該讀取狀態信號 COSR。電路方塊11由同步記億體元件的內部時脈產生器 產生的內部時脈PCLK來控制。讀取狀態信號COSR在收 到外部讀取指令信號Ext-Read CMD時被確立爲邏輯”尚”位 準，以及因應內部連發結束信號Int-Burst-End，連發停止 指令信號Ext-burst-Stop CMD或讀取中斷預充電指令信號 Ext-RIP CMD之中的至少一個的確立(assertion)而被確立爲 邏輯”低”位準。電路方塊13由延滯鎖定迴路產生的輸出控 制時脈CLKDQ來控制。電路方塊13在輸出控制時脈CLKDQ 的控制下取樣讀取狀態信號COSR及經由一連串的正反器 傳送資料。 如圖所示，對於CAS延遲爲5，電路方塊.13將讀取 狀態信號COSR延滯輸出控制時脈CLKDQ的四個時脈週 期。如第2圖的時序圖所示，內部時脈PCLK落後外部施 加的系統時脈CLK-預定時間tl，而輸出控制時脈CLKDQ 領先系統時脈CLK 一預定時間t2。雖然在第2圖的時序 圖未繪示出來，但當讀取指令信號Ext-Read CMD在系統 時脈CLK的週期期間確立時，讀取狀態信號COSR在讀取 指令信號Ext-Read CMD的確立隨後的預定延滯:之後會被 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐） --------裝-------訂------MW (請先閲讀背面之注意事項再填窝本頁)

經濟部中央標準局貝工消費合作社印«L 1225655 A7 B7 8703pif.d〇c/008 五、發明説明（> ) 確立爲邏輯"高π位準，由於電路方塊11的內部途徑的延 滯。並且，如第2圖的時序圖所示，當在讀取指令信號 Ext-Read CMD的確立隨後的系統時脈CLK的三個週期（亦 即’在時間T附近）之後讀取中斷預充電指令信號Ext_RIP CMD被確立時，讀取狀態信號c〇SR在時間T隨後的延滯 時間t3被確立爲邏輯”低”位準，由於電路方塊u的內部 途徑的延滯。讀取狀態信號COSR在電路方塊13中被取 樣，回應於輸出控制時脈CLKDQ的下一個上升緣。 當時間t3與t2的總和超過系統時脈Clk的週期tCC 時，讀取狀態信號COSR無法被電路方塊π正確地取樣， 其將導致不正確的延遲控制，造成比所需時間的晚一個時 脈週期產生輸出資料DOUT。於是，例如，在所闡述的習 知延遲控制電路運作中，系統時脈CLK的週期tCC應該 限制爲大於時Λ t3與t2的總和，藉以提供所需的運作(亦 即’假如t3爲3奈秒(nanosecond，簡稱ns)以及t2爲3 ns， 則tCC應該大於6 ns)。延遲控制電路的限制因而會限制系 統時脈CLK的週期(以及限制時脈頻率），即使記憶體元件 的其他部分能夠在更快的時脈速度運作。這將限制同步記 憶體元件的整體效能。 發明總結 依照本發明之一些實施例，一種同步記憶體元件包括 一第一時脈產生器電路，其接受一第一時脈信號以及由其 產生一第二時脈信號，該第二時脈信號落後該第一時脈信 號一第一預定時間。該記憶體元件也包括一第二時脈產生 器電路’其接受該第一時脈信號以及由其產生一第三時脈 本紙張尺度適用中國國家標隼（CNS ) A4規格（210x297公釐） -------裝---------Μ.I訂------ (請先閲讀背面之注$項再填寫本頁) 經濟部中央揉準局另工消費合作社印製 1225655 A7 B7 87〇3pif.doc/008 五、發明説明（★) (請先閲讀背面之注意事項再填寫本頁) 信號，該第三時脈信號領先該第一時脈信號一第二預定時 間。一同步讀取狀態信號產生器電路耦接至該第一時脈產 生器電路，其接受指示讀取動作之啓始之一讀取啓始信號 以及指示讀取動作之終止之一讀取終止信號。該同步讀取 狀態信號產生器電路在一讀取狀態信號造成一轉變 (transition)，以回應該讀取啓始信號或者該讀取終止信號 之確立，以及其閂鎖該讀取狀態信號，回應於該第二時脈 信號，藉以產生一^同步讀取狀態fe號。一'延遲侣號產生器 電路耦接至該第二時脈產生器電路以及耦接至該同步讀取 狀態信號產生器電路，其接受該同步讀取狀態信號以及由 其產生一延遲控制信號，回應於該第三時脈信號p該記憶 體元件更包括一記憶胞陣列及耦接至該記憶胞陣列之一資 料輸出緩衝器，其接受來自該記憶胞陣列之資料以及輸出 該接受的資料，回應於一輸出控制信號。一輸出控制電路 產生該輸出控制信號，回應於該延遲控制信號。' 經濟部中央標準局貝工消費合作社印製 在本發明的一些實施例中，該同步讀取狀態信號產生 器電路轉變該同步讀取狀態信號’在該讀取狀態信號之轉 變之後該第二時脈信號之下一個發生的邊緣。該同步讀取 狀態信號產生器電路可以，回應於在該第一時脈信號之第 一週期期間之該讀取狀態信號之轉變，在該第一時脈信號 之第二週期期間轉變該同步讀取狀態信號。該第一時脈信 號之第一週期可以就正在該第一時脈信號之第二週期前 面。 在本發明的一些實施例中，該同步讀取狀態信號產生 器電路包括一讀取狀態信號產生器電路，其接受該讀取啓 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) 經濟部中央標準局負工消費合作社印^ 1225655 8703pif.doc/008 A7 __ B7 五、發明説明（匕） 始信號及該讀取終止信號以及因應地產生該讀取狀態信 號，以及一同步延滯電路，例如，一邊緣觸發正反器，其 由該讀取狀態電路產生該同步讀取狀態信號，回應於該第 二時脈信號。該延遲信號產生器電路可以包括一位準觸發 閂鎖器，其接受該同步讀取狀態信號以及閂鎖住該接受的 同步讀取狀態信號，回應於該第三時脈信號之一位準。 同時也提供對於記憶體元件之相關操作方法。 胤式之簡單說明 第1圖是繪示習知同步記憶體元件的習知延遲控制電 路的電路圖。 第2圖是繪示第1圖的習知同步記憶體元件的運作的 時序圖。 第3圖是繪示依照本發明的實施例的同步記億體元# 的電路架構圖。 第4圖是繪示依照本發明的實施例的延遲控制電路的 架構圖。 第5圖是繪示依照本發明的實施例的延遲控制電路的 實例操作的時序圖。 圖式中標示之簡單說明 11電路方塊 13電路方塊 30記憶體元件 31記憶胞陣列 32內部時脈產生器 33延滯鎖定迴路 ---II丨丨裝！丨irϋϋ!Α^ (請先聞讀背面之注意事項存填窝本 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） 經濟部中央標準局負工消費合作社印製 1225655 87〇3pif.doc/〇08 A/ __;___B7_ 五、發明説明（& ) 34延遲控制電路 65輸出控制電路 36資料輸出緩衝器 41讀取狀態信號產生器電路 41a至41d內部途徑 41e OR 閘 41f閂鎖器 43正反器 45延遲控制信號產生器電路 45a位準觸發閂鎖器 45b邊緣觸發正反器 45c第二延滯電路 47同步讀取狀態信號產生器電路 詳細說明 現在將參照繪示本發明的實施例的附圖更完整地說明 本發明。然而，本發明能夠以許多不同的形式來實現，並 .且不應侷限於在此所提出的實施例；更確切地說，提供這 些實施例是要使此揭露更周密且完整，以及能夠對習知此 技藝者完整地表達本發明的範疇。所有的類似的標號參照 至類似的構件。必須瞭解當提到構件耦接至另一個時，此 耦接可以是直接的或經由一個或多個中間構件。 第3圖是依照本發明的實施例的同步記憶體元件30 的部分的架構圖，特別是，有關資料輸出的電路。記憶體 元件30包括記憶胞陣列31、內部時脈產生器32、延滯鎖 定迴路33、延遲控制電路34、輸出控制電路35、及資料 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） ^-------^----- (請先閲讀背面之注意事項再填寫本頁) 1225655 A7 B7 8703pif.doc/〇〇8 五、發明説明（1 ) 請 先 閲 讀 輸出緩衝器36。內部時脈產生器32產生內部時脈PCLK， 以回應外部系統時脈CLK。延滯鎖定迴路33產生輸出控 制時脈CLKDQ，以回應系統時脈CLK。如第5圖的時序 圖所示，內部時脈PCLK落後系統時脈CLK 一預定時間以 及輸出控制時脈CLKDQ領先系統時脈CLK 一預定時間。 特別是，內部時脈PCLK的上升緣在系統時脈CLK的上升 緣之後一預定時間tl產生。輸出控制時脈CLKDQ的上升 緣在系統時脈CLK的上升緣之前一預定時間t2產生。 頁 經濟部中央標準局貝工消费合作社印裝 延遲控制電路34接受指示讀取動作啓始的信號，在 此爲繪示的外部讀取指令信號Ext-Read CMD。延遲控制電 路34更接受指示讀取動作終止的信號，在此繪示的包括 內部連發結束信號Int-Burst-End、外部連發停止指令信號 Ext-burst-Stop CMD、以及外部讀取中斷預充電指令信號 Ext-RIP CMD。延遲控制電路34接受這些信號以及產生延 遲控制信號LATENCY，其控制何時由資料輸出緩衝器36 產生輸出資料DOUT。特別是，輸出控制電路35接受延遲 控制信號LATENCY以及藉由延滞延遲控制信號LATENCY 來產生輸出控制信號PTRST，回應於輸出控制時脈 CLKDQ。因應輸出控制信號PTRST，資料輸出緩衝器36 由從記憶胞陣列31讀取的資料OUT產生輸出資料DOUT。 第4圖是繪示依照本發明的實施例的延遲控制電路34 的詳細電路圖，特別是，提供CAS延遲爲5的延遲控制電 路34。延遲控制電路34包括同步讀取狀態信號產生器電 路47及延遲控制信號產生器電路45。同步讀取狀態信號 產生器電路47包括讀取狀態信號產生器電路41，其產生 10 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐） 1225655 8 7 0 3pif.d〇c/ 0 0 8_Η,_ 五、發明説明（S ) 讀取狀態信號COSR，其被確立爲邏輯”高”位準，以回應 指示讀取動作啓始的信號，在此爲外部讀取指令信號Ext-Read CMD。讀取狀態信號COSR被確立爲邏輯〃低"位準， 以回應複數個指示讀取動作終止的信號中的任一個的確 立，在此繪示的包括內部連發結束信號Int-Burst-End、外 部連發停止指令信號Ext-burst-Stop CMD、以及外部讀取 中斷預充電指令信號Ext-RIP qMD。讀取狀態信號產生器 電路41包括內部途徑41a至41d、0R閘41e、及閂鎖器41f。 內部途徑41a至41d由內部時脈PCLK控制。同步讀取狀 態信號產生器電路47更包括同步延滯電路，例如，正反 器43，其閂鎖住讀取狀態信號COSR藉以產生同步讀取狀 態信號COSRD，其與內部時脈PCLK同步，以及其對於讀 取狀態信號COSR爲被延滯的。 延遲控制信號產生器電路45包括位準觸發閂鎖器 45a，其取樣同步讀取狀態信號COSRD，當輸出控制時脈 CLKDQ在邏輯”高"位準時。延遲控制信號產生器電路45 更包括第一延滯電路，包括串接的邊緣觸發正反器45b， 被控制時脈CLKDQ觸發，以及第二延滯電路45c，其輸出 延遲控制信號LATENCY。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再势寫本頁) 請參照第5圖的時序圖，當外部讀取指令信號Ext-Read CMD被確立時，讀取狀態信號COSR被驅動爲邏輯"高”位 準。當讀，取中斷預充電指令信號Ext-RIP CMD接著被確立 時，讀取狀態信號COSR被驅動爲邏輯’’低"位準，在時間 T1的系統時脈CLK的上升緣隨後的延滯t3之後。同步讀 取狀態信號COSRD接著被驅動爲邏輯"低”位準，以回應

II 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1225655 8703pif.doc/008 五、發明説明（1 ) 內部時脈信號PCLK的下一個上升緣。延遲控制信號產生 器電路45的位準觸發正反器45a取樣同步讀取狀態信號 COSRD，當輸出控制時脈CLKDQ在邏輯”高”位準時，其 可以改善取樣邊際(margin)，與第1圖中繪示的習知電路 比較。延遲控制信號產生器電路45將取樣的信號延滯輸 出控制時脈CLKDQ的三個時脈週期。第4圖中的電路繪 示CAS延遲爲5的情況。可以增加少正反器45b的數 目，藉以提供較少或較多的CAS延遲。 經濟部中央標準局貝工消費合作社印裝 (請先閲讀背面之注意事項再填寫本頁) 請參照第3圖及第4圖連同第5圖的時序圖，系統時 脈CLK由外部供應至記憶體元件30。內部時脈產生器32 產生內部時脈信號PCLK，其落後系統時脈CLK 一預定時 間tl。延滯鎖定迴路33產生輸出控制時脈CLKDQ，領先 系統時脈CLK 一預定時間t2。回應於外部讀取指令信號 Ext-Read CMD的確立，讀取狀態信號COSR被讀取狀態信 號產生器電路41確立爲邏輯”高”位準。接著同步延滯電路 43在內部時脈信號PCLK的下一個上升緣將同步讀取狀態 信號COSRD驅動爲邏輯”高”位準。接著，當讀取中斷預 充電指令信號Ext-RIP CMD在時間T1附近被確立時，在 相對於T1的延滯t3之後讀取狀態信號COSR被讀取狀態 信號產生器電路41確立爲邏輯”低”位準。同步讀取狀態信 號COSRD接著在內部時脈信號PCLK的下一個上升緣被 驅動爲邏輯"低"位準，在時間T2處的系統時脈CLK的上 升緣隨後的延滯t4之後。

同步讀取狀態信號COSRD被延遲控制信號產生器電 路45的位準觸發閂鎖器45a取樣，當輸出控制時脈CLKDQ 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X29*7公釐） 1225655 8 7 0 3pif. doc/ 0 08 nn

D I 五、發明説明（Cl 在邏輯"高"位準時。延遲控制信號LATENCY被驅動爲邏 輯"低π位準，在輸出控制時脈CLKDQ的三個時脈週期的 延滯之後。輸出控制電路35因應地將輸出控制信號PTRST 驅動爲邏輯”低’’位準，在輸出控制時脈CLKDQ的下一個 上升緣。回應於輸出控制信號PTRST確立爲邏輯”低”位 準，來自的記憶胞陣列31的資料DOUT被提供在資料輸 出緩衝器36的輸出。 在習知的同步記憶體元件中，諸如上面參照第1圖及 第2圖所敘述的，此種讀取狀態信號COSR通常會在系統 時脈信號CLK的週期C1期間取樣。相對的，在第4圖及 第5圖所敘述的本發明的實施例中，同步讀取狀態信號 COSRD可以在系統時脈信號CLK的後續的週期C2的較早 部分期間取樣，其可以提供系統時脈信號CLK的較大邊 際，相較於前述習知記憶體元件。這樣可以允許系統時脈 信號CLK具有較高的頻率。此外，因爲同步讀取狀態信 號COSRD可以被位準取樣，依照本發明的實施例的記憶 體元件取樣邊際可以被改善。 經濟部中央標準局貝工消費合作社印裝 (請先閲讀背面之注意事項再填寫本頁) 在這些圖式及說明中，已揭露了本發明的典型的實施 例，雖然使用了特定的辭彙，但其只是使用在一般的及敘 述性之用，而作爲非限制之用，本發明的申請專利範圍由 後面的宣告項來提出。雖然本發明已參照特定較佳實施例 來敘述，但習知此技藝者應瞭解，可以在不脫離本發明的 精神及範圍對所敘述的實施例做修飾。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐）

Claims (1)

1225655 A8 B8 C8 D8 8 7 〇 3 p i f . d 〇 c / 〇 〇 8 六、申請專利範圍 1·一種同步記憶體元件，包括： 一第一時脈產生器電路，其接受一第一時脈信號以及 由其產生一第二時脈信號，該第二時脈信號落後該第一時 脈信號一第一預定時間； 一第二時脈產生器電路，其接受該第一時脈信號以及 由其產生一第三時脈信號，該第三時脈信號領先該第一時 脈信號一第二預定時間； 一同步讀取狀態信號產生器電路，稱接至該第一時脈 產生器電路，其接受指示讀取動作之啓始之一讀取啓始信 號以及指示讀取動作之終止之一讀取終止信號，其在一讀 取狀態信號造成一轉變（transition)，以回應該讀取啓始信 號或者該讀取終止信號之確立，以及其閂鎖該讀取狀態信 號，回應於該第二時脈信號，藉以產生一同步讀取狀態信 號； 一延遲信號產生器電路，耦接至該第二時脈產生器電 路以及耦接至該同步讀取狀態信號產生器電路，其接受該 同步讀取狀態信號以及由其產生一延遲控制信號，回應於 該第三時脈信號； 一記憶胞陣列； 一資料輸出緩衝器，耦接至該記憶胞陣列，其接受來 自該記憶胞陣列之資料以及輸出該接受的資料，回應於一 輸出控制信號；以及 一輸出控制電路，其產生該輸出控制信號，回應於該 延遲控制信號。 2.如申請專利範圍第1項所述之記憶體元件，其中該 (請先閱讀背面之注意事項再填寫本頁) 經齊郎智慧財產局員工消費合作社印製

本紙張尺度適用中國國家標準（CNS)A4規格（LMUxWr ) ¾齊郎智i財4局員工消費合作社印？R 1225655 A8 B8 87〇3pif.doc/008 六、申請專利範圍 同步讀取狀態信號產生器電路轉變該同步讀取狀態信號， 在該讀取狀態信號之轉變之後該第二時脈信號之下一個發 生的邊緣。 3·如申請專利範圍第1項所述之記憶體元件，其中該 同步讀取狀態信號產生器電路，回應於在該第一時脈信號 之第一週期期間之該讀取狀態信號之轉變，在該第一時脈 信號之第二週期期間轉變該同步讀取狀態信號。 4·如申請專利範圍第3項所述之記憶體元件，其中該 第一時脈信號之第一週期就正在該第一時脈信號之第二週 期前面。 5·如申請專利範圍第1項所述之記憶體元件，其中該 同步讀取狀態信號產生器電路包括： 一讀取狀態信號產生器電路，其接受該讀取啓始信號 及該讀取終止信號以及因應地產生該讀取狀態信號；以及 一同步延滯電路，其由該讀取狀態電路產生該同步讀 取狀態信號，回應於該第二時脈信號。 6.如申請專利範圍第5項所述之記憶體元件，其中該 延滯電路包括一邊緣觸發正反器。 7·如申請專利範圍第1項所述之記憶體元件，其中該 延遲信號產生器電路包括〜位準觸發閂鎖器，其接受該同 步讀取狀態信號以及閂鎖住該接受的同步讀取狀態信號， 回應於該第三時脈信號之〜位準。 8.如申請專利範圍第7項所述之記億體元件，其中該 延滯電路更包括至少一個邊緣觸發閂鎖器，其接受該閂鎖 的同步讀取狀態信號以及其產生該延遲控制信號，回應於 本紙張尺度適用中國國家標準（CNS)A4規格297公餐） (請先閱讀背面之注意事項再填寫本頁)

1225655 A8 B8 C8 D8 8 7 0 3pif . doc/008 六、申請專利範圍 該第三時脈信號之至少一個邊緣。 9.如申請專利範圍第1項所述之記憶體元件，其中該 讀取啓始信號包括一外部讀取指令信號，以及其中該讀取 終止信號包括一內部連發結束信號、一外部連發停止指令 信號及一外部讀取中斷預充電指令信號中的至少一個。 10·—種延遲控制電路，用於一同步記憶體元件，該延 遲控制電路包括： 一同步讀取狀態信號產生器電路，其接受指示讀取動 作之啓始之一讀取啓始信號以及指示讀取動作之終止之一 讀取終止信號，其在一讀取狀態信號造成一轉變，以回應 該讀取啓始信號或者該讀取終止信號之確立，以及其閂鎖 該讀取狀態信號，回應於一第一時脈信號，藉以產生一同 步讀取狀態信號；以及 一延遲信號產生器電路，耦接至該第二時脈產生器電 路以及耦接至該同步讀取狀態信號產生器電路，其接受該 同步讀取狀態信號以及由其產生一延遲控制信號，回應於 一第二時脈信號，其中該第一時脈信號及該第二時脈信號 分別落後及領先一系統時脈信號個別的第一及第二預定時 間。 11·如申請專利範圍第10項所述之電路，其中該同步 讀取狀態信號產生器電路轉變該同步讀取狀態信號，在該 讀取狀態信號之轉變之後該第一時脈信號之下一個發生的 邊緣。 12·如申請專利範圍第1〇項所述之電路，其中該同步 讀取狀態信號產生器電路，回應於在該系統時脈信號之第 (請先閱讀背面之注意事項再填寫本頁) w— --------訂---I I I I I . 本紙張尺度適用中國國家標準（CNS)A4規格（2】0 X 297公望） 1225655 8703pif.doc/008 A8 BS C8 D8 齊 % 时 i % 六、申請專利範圍 一週期期間之該讀取狀態信號之轉變，在該系統時脈信號 之第二週期期間轉變該同步讀取狀態信號。 13.如申請專利範圍第12項所述之電路，其中該第一 時脈信號之第一週期就正在該第一時脈信號之第二週期前 面。 14·如申請專利範圍第10項所述之電路，其中該同步 讀取狀態信號產生器電路包括： 一讀取狀態信號產生器電路，其接受該讀取啓始信號 及該讀取終止信號以及因應地產生該讀取狀態信號；以及 一同步延滯電路，其由該讀取狀態電路產生該同步讀 取狀態信號，回應於該第一時脈信號。 15. 如申請專利範圍第10項所述之電路，其中該延遲 信號產生器電路包括一位準觸發閂鎖器，其接受該同步讀 取狀態信號以及閂鎖住該接受的同步讀取狀態信號，回應 於該第二時脈信號之一位準。 16. —種操作一同步記憶體元件之方法，該方法包括： 產生一第二時脈信號，其落後一第一時脈信號一第一 預定時間； 產生一第三時脈信號，其領先該第一時脈信號一第二 預定時間； 在一讀取狀態信號造成一轉變，以回應指示讀取動作 之啓始之一讀取啓始信號或者指示讀取動作之終止之一讀 取終止信號之確立； 閂鎖該讀取狀態信號，回應於該第二時脈信號，藉以 產生一同步讀取狀態信號； 17 (請先閱讀背面之注意事項再填寫本頁) tr--------- 本紙張瓦度適用中國國家標準（CNS)A4規格（1;】〇χ297公坌） 坚齊邛皆i讨轰苟員1.消費^阼?1-卬於 1225655 A8 B8 C8 8703pif.doc/008 D8 六、申請專利範圍 由該同步讀取狀態信號產生一延遲控制信號，回應於 該第三時脈信號； 產生一輸出控制信號，回應於該延遲控制信號；以及 輸出來自該記憶體元件之一輸出緩衝器之資料，回應 於該輸出控制信號。 17·如申請專利範圍第16項所述之方法，其中閂鎖該 讀取狀態信號包括轉變該同步讀取狀態信號，在該讀取狀 態信號之轉變之後該第二時脈信號之下一個發生的邊緣。 18·如申請專利範圍第16項所述之方法，其中該讀取 狀態信號之轉變發生在該第一時脈信號之第一週期期間， 以及其中該同步讀取狀態信號之轉變發生在該第一時脈信 號之第二週期期間。 19·如申請專利範圍第18項所述之方法，其中該第一 時脈信號之第一週期就正在該第一時脈信號之第二週期前 面。 20· —種同步半導體記憶體元件之延遲控制電路，用以 產生延遲控制信號，用來決定產生輸出資料的時間點，該 延遲控制電路包括： 一讀取狀態信號產生器電路，用以致能一讀取狀態信 號，以回應一讀取指令信號，以及用以禁能該讀取狀態信 號，以回應一內部結束信號或者一停止指令信號； 一延滞電路，用以將該讀取狀態信號延滯一第一時脈 之一個週期，以回應一第一時脈，其比由該半導體記憶體 元件外部施加之一系統時脈落後一預定相位差；以及 一延遲控制信號產生器電路，用以在一第二時脈於一 (請先閱讀背面之注意事項再填寫本頁) 裝 訂----- 本紙張尺度適用中國國家標準（CNS)A4規格（210㈠97 2>筌） 1225655 8 7 03pif.ci〇c/008 A8 B8 CS D8 齊 i、 时 i 宵 費 gw 六、申請專利範圍 第一邏輯位準之區間取樣該延滯的讀取狀態信號，以及藉 由延滯該取樣的信號來產生一延遲控制信號，其中該第二 時脈領先該系統時脈一預定相位差。 21. 如申請專利範圍第20項所述之延遲控制電路，其 中該內部結束信號係由該同步半導體記憶體元件內部產生 之一連發結束信號。 22. 如申請專利範圍第20項所述之延遲控制電路，其 中該停止指令信號係從該同步半導體記憶體元件外部施加 之一連發停止指令信號或者一讀取中斷預充電指令信號。 23. 如申請專利範圍第20項所述之延遲控制電路，其 中該延遲控制信號產生器電路包括： 一閂鎖器，用以在該第二時脈之第一邏輯位準區間期 間取樣該延滯的讀取狀態信號； 一第一延滯電路，用以將該閂鎖器之輸出信號延滯該 第二時脈之預定數目之週期；以及 一第二延滯電路，用以藉由延滞該第一延滯電路之輸 出信號來輸出該延遲控制信號。 24. 如申請專利範圍第20項所述之延遲控制電路，其 中該第一邏輯位準係一邏輯”高"位準。 25. —種同步半導體記憶體元件，包括： 一記億胞陣列； 一內部時脈產生器，用以產生一內部時脈，以回應由 外部施加之一系統時脈； 一延滯鎖定迴路，用以產生一輸出控制時脈，以回應 該系統時脈； (請先閱讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標準（CNS)A4規格（LM0以97 ϋ ) 4 1225655 A8 B8 87〇3pif.doc/008 六、申請專利範圍 一延遲控制電路，用以產生一延遲控制信號，用來決 定產生輸出資料的時間點，以回應該輸出控制時脈； (請先閱讀背面之注意事項再填寫本頁) 一輸出控制電路，用以藉由延滯該延遲控制信號來產 生一輸出控制信號；以及 一資料輸出緩衝器，用以輸出自該記憶胞陣列讀取之 資料至外部，當作輸出資料，以回應該輸出控制信號， 其中該延遲控制竃路包括： 一讀取狀態信號產生器電路，用以產生一讀取狀態信 號，其因應外部施加之一讀取指令信號而被致能，以及因 應一內部結束信號或者一停止指令信號而被禁能； 一延滯電路，用以將該讀取狀態信號延滯該內部時脈 之一個週期，以回應該內部時脈；以及 一延遲控制信號產生器電路，用以在該輸出控制時脈 於一第一邏輯位準區間期間取樣該延滯的讀取狀態信號， 以及藉由延滞該取樣的信號來產生該延遲控制信號，以回 應該輸出控制時脈。 26. 如申請專利範圍第25項所述之同步半導體記憶體 元件，其中該內部時脈比該系統時脈落後一預定相位差。 27. 如申請專利範圍第25項所述之同步半導體記憶體 元件，其中該輸出控制時脈比該系統時脈領先一預定相位 差。 28. 如申請專利範圍第25項所述之同步半導體記憶體 元件，其中該內部結束信號係由該同步半導體記憶體元件 內部產生之一連發結束信號。 29. 如申請專利範圍第25項所述之同步半導體記憶體 本紙張尺度適用中國國家標準（CNS)A4規格（21(4297公釐） 1225655 A8 B8 8703pif.doc/008 ^ 六、申請專利範圍 元件’其中該停止指令信號係從該同步半導體記憶體元件 之外部施加之一連發停止指令信號或者一讀取中斷預充電 指令信號。 (請先閱讀背面之注意事項再填寫本頁) 30. 如申請專利範圍第25項所述之同步半導體記憶體 元件，其中該延遲控制信號產生器電路包括： 一閂鎖器，用以在該輸出控制時脈之第一邏輯位準區 間期間取樣該延滯的讀取狀態信號； 一第一延滯電路，用以將該閂鎖器之輸出信號延滯該 輸出控制時脈之預定數目之週期；以及 一第二延滯電路，用以藉由延滯該第一延滯電路之輸 出信號來輸出該延遲控制信號。 31. 如申請專利範圍第25項所述之同步半導體記憶體 元件，其中該第一邏輯位準係一邏輯”高”位準。 32. —種同步半導體記憶體元件之延遲控制方法，包 括： 產生一內部時脈，以回應由外部施加之一系統時脈； 產生一輸出控制時脈，以回應該系統時脈； 產生一讀取狀態信號，其因應外部施加之一讀取指令 信號而被致能，以及因應一內部結束信號或者一停止指令 信號而被禁能； 將該讀取狀態信號延滯該內部時脈之一個週期，以回 應該內部時脈；以及 在該輸出控制時脈於一第一邏輯位準區間期間取樣該 延滯的讀取狀態信號，以及藉由延滯該取樣的信號來產生 該延遲控制信號’以回應該輸出控制時脈。 本紙張又度適用中國國家標準（CNS)A4規格（210x297公望） 1225655 A8 B8 C8 D8 8703pif.doc/008 六、申請專利範圍 33. 如申請專利範圍第32項所述之延遲控制方法，其 中該內部時脈比該系統時脈落後一預定相位差。 (請先閱讀背面之注意事項再填寫本頁) 34. 如申請專利範圍第32項所述之延遲控制方法，其 中該輸出控制時脈比該系統時脈領先一預定相位差。 35. 如申請專利範圍第32項所述之延遲控制方法，其 中該內部結束信號係由該同步半導體記憶體元件內部產生 之一連發結束信號。 36. 如申請專利範圍第32項所述之延遲控制方法，其 中該停止指令信號係從該同步半導體記憶體元件之外部施 加之一連發停止指令信號或者一讀取中斷預充電指令信 號。 37. 如申請專利範圍第32項所述之延遲控制方法，其 中產生該延遲控制信號之步驟包括： 在該輸出控制時脈之第一邏輯位準區間期間取樣該延 滯的讀取狀態信號； . 將該取樣的信號延滯該輸出控制時脈之預定數目之週 期；以及 藉由將延滯預定數目之週期之信號延滯來產生該延遲 控制信號。 38. 如申請專利範圍第32項所述之延遲控制方法，其 中該第一邏輯位準係一邏輯”高”位準。 本紙張尺度適用中國國家標举（CNS)A4規格（ΙΜϋ X 公殳）