KR100833181B1 - 큐잉 설계 방식을 이용한 레이턴시 제어 회로 및 방법 - Google Patents

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Abstract

본 발명은 큐잉 설계 방식을 이용한 레이턴시 제어 회로 및 방법에 대하여 개시된다. 레이턴시 제어 회로는, 최대한의 추가 레이턴시(AL) 수와 최대한의 기입 레이턴시 수 중 최고값을 칼럼 사이클 지연 시간(tCCD)으로 나눈 값(n, 나머지는 올림)에 기초하여 결정되는 레지스터들로 구성된다. 레이턴시 제어 회로는, 클럭 신호에 응답하여 외부 커맨드에 의해 증가 신호를 발생하고 내부 커맨드에 의해 감소 신호를 발생하고 증가 신호와 감소 신호에 응답하여 심도 포인트 신호들 중 하나를 활성화시키는 FIFO 제어부를 포함한다. 레지스터들은, 증가 신호에 응답하여 외부 커맨드와 함께 입력된 어드레스를 저장하고 이전 어드레스를 쉬프트시킨다. 레이턴시 제어 회로는 활성화된 심도 포인트 신호에 대응되는 레지스터에 저장된 어드레스를 출력한다.
Figure R1020060077121
레이턴시 제어, 추가 레이턴시, 기입 레이턴시, 증가 신호, 감소 신호, 심도 포인트 신호

Description

큐잉 설계 방식을 이용한 레이턴시 제어 회로 및 방법{Latency control circuit and method using queuing design method}
도 1은 종래의 레이턴시 제어 회로의 일예를 설명하는 도면이다.
도 2는 종래의 레이턴시 제어 회로의 다른 예를 설명하는 도면이다.
도 3은 본 발명의 일실시예에 따른 레이턴시 제어 회로를 설명하는 도면이다.
도 4는 도 3의 FIFO 제어부를 설명하는 도면이다.
도 5는 도 3의 레이턴시 제어 회로의 동작 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 큐잉 설계 방식을 이용한 레이턴시 제어 회로 및 방법에 관한 것이다.
DDR DRAM의 동작 주파수가 800MHz 이상으로 높아짐에 따라 입력 레이턴시도 증가한다. 입력 레이턴시에는 추가 레이턴시(Additive Latency:AL)와 기입 레이턴시(Write Layency: WL)가 있다. 추가 레이턴시(AL)는 외부로부터 입력되는 독출 명령, 기입 명령 또는 어드레스 신호와 이들로부터 각각 발생되는 내부 독출 명령 신 호, 내부 기입 명령 신호 또는 내부 어드레스 신호 사이의 지연된 클럭 사이클 수를 의미한다. 추가 레이턴시(AL)는, 예컨대 3 내지 10(AL3-AL10)으로 설정될 수 있다. 기입 레이턴시(WL)는 기입 명령과 함께 입력되는 어드레스 또는 기입 데이터 의 인가 후 이들로부터 각각 발생되는 내부 어드레스 신호 또는 내부 기입 데이터 사이의 지연된 클럭 사이클 수를 의미한다. 기입 레이턴시(WL)는, 예컨대 5 내지 8(WL5-WL8)로 설정될 수 있다.
도 1은 종래의 레이턴시 제어 회로의 일예를 설명하는 도면이다. 도 1을 참조하면, 레이턴시 제어 회로(100)는 다수개의 레지스터들(101-108)을 포함한다. 제1 레지스터 내지 제8 레지스터들(101-108)은 수신되는 어드레스 또는 커맨드(ADDR/CMD)를 클럭 신호(CLK)에 응답하여 순차적으로 쉬프트시킨다. 설정된 추가 레이턴시(AL) 값에 따라, 즉 AL3인 경우 제3 레지스터(103)의 출력이 추가 레이턴시 제어 신호로, AL4인 경우 제4 레지스터(104)의 출력이 추가 레이턴시 제어 신호로, 그리고 AL7인 경우 제7 레지스터(107)의 출력이 추가 레이턴시 제어 신호로 발생된다. 추가 레이턴시 제어 신호에 따라 내부 독출 명령 신호, 내부 기입 명령 신호 또는 내부 어드레스 신호가 발생된다.
이러한 레이턴시 제어 회로(100)는 각 어드레스(ADDR) 마다, 그리고 각 커맨드(CMD) 마다 필요하다. 만약, 추가 레이턴시(AL) 수가 10이고, 기입 레이턴시(WL) 수가 8이고, 칼럼 어드레스와 뱅크 어드레스를 포함한 총 어드레스(ADDR) 수가 15이고, /CS, /RAS, /CAS, /WE의 커맨드(CMD) 수가 4이면, 레이턴시 제어 회로(100) 내 필요로 하는 총 레지스터의 수는 (15+4)*10+15*8=310개가 된다. 레지스터의 수 가 많아짐에 따라, 레지스터가 차지하는 면적이 증가하고 라우팅이 복잡해진다.
도 2는 종래의 레이턴시 제어 회로의 다른 예를 설명하는 도면이다. 도 2를 참조하면, 레이턴시 제어 회로(200)는 내부 클럭 신호(PCLK)에 응답하여 기입 명령(WRT)을 순차적으로 쉬프트시키는 제1 내지 제7 레지스터들(201-207)을 포함한다. 레이턴시 제어 회로(200)는 기입 명령(WRT)과 제4 레지스터(204)의 출력에 응답하여 어드레스(ADDR)를 쉬프트시키는 제8 및 제9 레지스터들(208, 209)을 더 포함한다. 제8 레지스터(208)는 기입 명령(WRT)에 응답하여 어드레스(ADDR)를 래치한다. 제9 레지스터(209)는 제4 레지스터(204)의 출력에 응답하여 제8 레지스터(208)의 출력을 래치한다. 제8 레지스터(208)의 출력은 설정된 제1 내지 제4 기입 레이턴시(WL1/2/3/4) 값들 중 어느 하나에 응답하여 제1 어드레스 신호(CAi+1)로 발생된다. 제9 레지스터(209)의 출력은 제5 내지 제7 기입 레이턴시(WL5/6/7) 값들 중 어느 하나에 응답하여 제2 어드레스 신호(CAi)로 발생된다.
한편, DDR DRAM의 동작 상, 기입 명령-투-기입 명령 사이의 지연 클럭 사이클 수를 나타내는 tCCD 규정이 있다. tCCD는 버스트 길이(BL)의 반, 즉 BL/2에 해당하는 클럭 사이클 수로 규정된다. 버스트 길이(BL)가 8인 경우, tCCD는 4 클럭 사이클이 된다. 이러한 tCCD 규정을 만족시키기 위하여, 레이턴시 제어 회로(200)는 제8 레지스터(208)와 제9 레지스터(209)가 필요하다. 제8 레지스터(208)는 첫번째 기입 명령(WRT)에 대응하여 입력되는 어드레스(ADDR)를 저장하고, 제1 내지 제4 기입 레이턴시(WL1/2/3/4) 중 하나에 응답하여 제1 어드레스 신호(CAi+1)로 발생한다. 제9 레지스터(209)는, 두번째 기입 명령에 대응하여 어드레스(ADDR)가 입력되 는 경우, 제4 레지스터(204)의 출력에 응답하여 제8 레지스터에 저장된 어드레스(ADDR)를 저장한다. 이 때, 두번째 기입 명령(WRT)에 대응하여 입력되는 어드레스(ADDR)는 제8 레지스터(208)에 저장된다. 제9 레지스터(209)의 출력은 제5 내지 제7 기입 레이턴시(WL5/6/7) 값들 중 어느 하나에 응답하여 제2 어드레스 신호(CAi)로 발생된다.
그런데, 레이턴시 제어 회로(200)는 두번째 기입 명령이 인가되지 않은 데도 불구하고, 제8 레지스터(208)에 저장된 어드레스는 제4 레지스터(204)의 출력에 의해 제9 레지스터(209)로 쉬프트된다. 이에 따라, 레이턴시 제어 회로(200)는 잉여 동작이 생기게 된다.
본 발명의 목적은 레이턴시 제어에 사용되는 레지스터의 수를 감소시켜 레이아웃 면적과 전력 소모를 줄일 수 있는, 큐잉 설계 방식의 레이턴시 제어 회로를 제공하는 데 있다.
본 발명의 다른 목적은 상기 레이턴시 제어 회로를 이용한 레이턴시 제어 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 레이턴시 제어 회로는, 클럭 신호에 응답하여 외부 커맨드에 의해 증가 신호를 발생하고 내부 커맨드에 의해 감소 신호를 발생하고 증가 신호와 감소 신호에 응답하여 심도 포인트 신호들 중 하나를 활성화시키는 FIFO 제어부와, 증가 신호에 응답하여 외부 커맨드와 함께 입력된 어드레스를 저장하고 이전 어드레스를 쉬프트시키는 레지스터들로 구성되고 활성화된 심도 포인트 신호에 대응되는 레지스터에 저장된 어드레스를 출력하는 레지스터부를 포함한다.
본 발명의 실시예들에 따라, 레지스터부는, 최대한의 추가 레이턴시(AL) 수(ALmax)와 최대한의 기입 레이턴시(WLmax) 수 중 최고값을 칼럼 사이클 지연 시간(tCCD)으로 나눈 값(n, 나머지는 올림)에 기초하여, 레지스터들의 수가 결정될 수 있다.
본 발명의 실시예들에 따라, 레지스터부는, n개의 레지스터들과, 증가 신호에 응답하여 외부 커맨드와 함께 입력된 어드레스를 제1 레지스터에 저장하고, 제1 레지스터에 저장된 어드레스를 제(n-1) 레지스터에 저장하고, 제(n-1) 레지스터에 저장된 어드레스를 제n 레지스터에 저장하도록 쉬프트시키고, n개의 레지스터들에 각각 대응되는 n개의 멀티플렉서들과, 그리고 심도 포인트 신호에 응답하여 제1, 제(n-1) 또는 제n 레지스터에 저장된 어드레스를 선택하여 출력하는 3:1 멀티플레서를 포함할 수 있다.
본 발명의 실시예들에 따라, FIFO 제어부는, 증가 신호에 응답하여 심도 포인트 신호의 레벨을 하나 증가시키고, 감소 신호에 응답하여 심도 포인트 신호의 레벨을 하나 감소시키고, 증가 신호와 감소 신호를 배타적 논리합한 출력에 응답하여 심도 포인트 신호의 레벨을 유지시키는 플립플롭을 포함할 수 있다.
본 발명의 실시예들에 따라, FIFO 제어부는, (n+1)개의 플립플롭들과, 증가 신호를 입력하는 제1 인버터와, 감소 신호를 입력하는 제2 인버터와, 제1 및 제2 인버터들의 출력들을 입력하는 배타적 논리합 게이트와, 그리고 제1 인버터의 출력에 응답하여 제(n-1) 플립플롭의 출력을 제n 플립플롭의 입력으로 전달하고, 제2 인버터의 출력에 응답하여 제(n+1) 플립플롭의 출력을 제n 플립플롭의 입력으로 전달하고, 배타적 논리합 게이트의 출력에 응답하여 제n 플립플롭의 출력을 자신의 입력으로 피이드백시키는 (n+1)개의 멀티플렉서들을 포함할 수 있다.,
본 발명의 실시예들에 따라, (n+1)개의 플립플롭들 중 제1 플립플롭의 출력은 제3 인버터를 통하여 초기 심도 포인트 신호로 발생되고, 제2 플립플롭의 출력은 제3 인버터의 출력과 함께 제1 노아 게이트로 입력되고, 제1 노아 게이트의 출력은 제4 인버터를 통하여 제1 심도 포인트 신호로 발생되고, 제(n) 플립플롭의 출력은 제n 인버터의 출력과 함께 제(n-1) 노아 게이트로 입력되고, 제(n-1) 노아 게이트의 출력은 제(n+2) 인버터를 통하여 제(n-1) 심도 포인트 신호로 발생되고, 제(n+1) 플립플롭의 출력은 제(n+1) 인버터의 출력과 함께 제n 노아 게이트로 입력되고, 제n 노아 게이트의 출력은 제(n+3) 인버터를 통하여 제n 심도 포인트 신호로 발생될 수 있다.
본 발명의 실시예들에 따라, FIFO 제어부는, 제1 심도 포인트 신호가 제1 레지스터를 지정하고, 제(n-1) 심도 포인트 신호가 제(n-1) 레지스터를 지정하고, 제n 심도 포인트 신호가 제n 레지스터를 지정하도록 설정될 수 있다.
본 발명의 실시예들에 따라, 레이턴시 제어 회로는, 외부 커맨드을 나타내는 제어 신호들과 어드레스를 구성하는 비트 신호들 마다 구비될 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 레이턴시 제 어 방법은, 클럭 신호에 응답하여 외부 커맨드와 함께 어드레스를 수신하는 단계와, 수신되는 외부 커맨드 마다에 응답하여 증가 신호를 발생하는 단계와, 증가 신호에 응답하여 어드레스를 레지스터에 저장하고 이웃한 레지스터로 쉬프트시키는 단계와, 외부 커맨드로부터 발생되는 내부 커맨드에 응답하여 감소 신호를 발생하는 단계와, 클럭 신호에 응답하여 증가 신호, 감소 신호 및 증가 신호와 상기 감소 신호의 배타적 논리합에 따라 외부 커맨드 또는 내부 커맨드에 대응되는 어드레스가 저장된 레지스터를 지정하는 심도 포인트 신호를 활성화시키는 단계와, 그리고 증가 신호에 의해 심도 포인트 신호의 레벨을 1 증가시키고, 감소 신호에 의해 심도 포인트 신호의 레벨을 1 감소시키고, 증가 신호 및 감소 신호에 의해 심도 포인트 신호의 레벨을 유지시키는 단계를 포함한다.
본 발명의 실시예들에 따라, 레이턴시 제어 방법은 외부 커맨드가 칼럼 사이클 지연 시간(tCCD) 마다 입력되도록 설정된다.
따라서, 본 발명의 레지스터 제어 회로에 의하면, 종래의 첫번째 명령이 인가된 후 두번째 명령이 인가되지 않은 데도 잉여적으로 발생되던 레지스터 쉬프트 동작이 생기지 않는다. 레이턴시 제어 회로(300)에서 발생되는 칼럼 어드레스 신호(STCAi)는 유효 어드레스 래치 마진이 커지는 이점을 지닌다. 또한, 레이턴시 제어 회로(300)는, 최대한의 추가 레이턴시(AL) 수(ALmax)와 최대한의 기입 레이턴시(WLmax) 수 중 최고값을 칼럼 사이클 지연 시간(tCCD)으로 나눈 값(n, 나머지는 올림)에 기초하여, 레지스터들의 수를 결정하기 때문에, 레지스터가 차지하는 면적과 그 소비 전력을 줄일 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 레이턴시 제어 회로를 설명하는 도면이다. 본 실시예에서, 레이턴시 제어 회로(300)는 하나의 커맨드, 예컨대 독출 명령에 대응하여 독출 명령의 레이턴시를 제어하고, 하나의 어드레스에도 대응하여 어드레스의 레이턴시를 제어하는 경우에 대하여 설명된다. 이에 따라, 레이턴시 제어 회로(300)는 총 어드레스 수와 총 커맨드 수만큼 구비된다.
도 3을 참조하면, 레이턴시 제어 회로(300)는 FIFO 제어부(310)과 레지스터부(330)를 포함한다. 레이턴시 제어 회로(300)는, 추가 레이턴시(AL)의 수가 10이고 기입 레이턴시(WL)의 수가 8, 그리고 버스트 길이(BL)가 8로 설정되는 경우에 대하여 설명된다. 이에 따라, 레지스터부(330)를 구성하는 레지스터의 수는 (ALmax 또는 WLmax)/tCCD로 결정된다. 즉, 10/4=2.5에 기초하여 총 레지스터의 수는 3으로 결정된다. 레지스터부(330)는 3개의 레지스터들(341,342,343)로 구성된다. 레이턴시 제어 회로(300)는 다양한 수의 추가 레이턴시(AL) 또는 기입 레이턴시(WL)에 따라 총 레지스터의 수가 다르게 구성될 수 있음은 물론이다.
FIFO 제어부(310)는 클럭 신호(CLK)에 응답하여 외부 커맨드(EXT_CMD)와 내 부 커맨드(INT_CMD)를 수신한다. FIFO 제어부(310)는 외부 커맨드(EXT_CMD)를 수신하면 증가 신호(INC)를 발생하고, 내부 커맨드(INT_CMD)를 수신하면 감소 신호(DEC)를 발생한다. FIFO 제어부(310)는 증가 신호(INC)와 감소 신호(DEC)에 따라서 심도 포인터 신호(depth point:DEPTHi, i=0~n)를 발생한다. 심도 포인터 신호(DEPTHi)는 외부 커맨드(EXT_CMD)와 함께 수신되는 어드레스(ADDR)가 저장되어 있는 레지스터부(330) 내 레지스터의 위치를 지정하는 신호이다. 예컨대, 제1 심도 포인트 신호(DEPTH1)는 제1 레지스터(341)를 지정하고, 제2 심도 포인트 신호(DEPTH2)는 제2 레지스터(342)를 지정하고, 제3 심도 포인트(DEPTH3)는 제3 레지스터(343)를 지정한다. FIFO 제어부(310)는 이후에 설명될 도 4에서 구체적으로 설명된다.
레지스터부(330)는 증가 신호(INC)에 응답하여 외부 커맨드(EXT_CMD) 또는 어드레스(ADDR)를 레지스터들(341, 342, 343)에 순차적으로 저장하고, 심도 포인터(DEPTHi)에 응답하여 해당 레지스터(341, 342, 343)의 출력을 칼럼 어드레스 신호(STCAi)로 발생한다. 레지스터부(330)는 제1 내지 제3 멀티플렉서들(331, 332, 333), 제1 내지 제3 레지스터들(341, 342, 343), 제4 멀티플렉서(351) 그리고 래치(352)를 포함한다.
제1 내지 제3 멀티플렉서들(331, 332, 333) 각각은, 증가 신호(INC)에 응답하여 "1" 입력 단자로 입력되는 신호와 "0" 입력 단자로 입력되는 신호 중 하나를 출력한다. 제1 멀티플렉서(331)는 "1" 입력 단자에 외부 커맨드(EXT_CMD) 또는 어드레스(ADDR)가 연결되고, "0" 입력 단자에 제1 레지스터(341)의 출력이 연결된다. 제2 멀티플렉서(332)는 "1" 입력 단자에 제1 레지스터(341)의 출력이 연결되고, "0" 입력 단자에 제2 레지스터(342)의 출력이 연결된다. 제3 멀티플렉서(333)는 "1" 입력 단자에 제2 레지스터(343)의 출력이 연결되고, "0" 입력 단자에 제3 레지스터(343)의 출력이 연결된다.
제1 레지스터(341)는 클럭 신호(CLK)에 응답하여 제1 멀티플렉서(331)의 출력을 저장하고 출력한다. 제2 레지스터(342)는 클럭 신호(CLK)에 응답하여 제2 멀티플렉서(332)의 출력을 저장하고 출력한다. 제3 레지스터(343)는 클럭 신호(CLK)에 응답하여 제3 멀티플렉서(333)의 출력을 저장하고 출력한다.
제4 멀티플렉서(351)는 심도 포인터(DEPTHi)에 응답하여 제1 내지 제3 레지스터들(341, 342, 343) 중 하나를 선택하여 칼럼 어드레스 신호(STCAi)로 발생한다. 래치(352)는 제4 멀티플렉서(351)에서 출력된 칼럼 어드레스 신호(STCAi)를 래치한다.
도 4는 도 3의 FIFO 제어부(310)를 설명하는 도면이다. 도 4를 참조하면, FIFO 제어부(310)는 증가 신호(INC)를 입력하는 제1 인버터(401), 감소 신호(DEC)를 입력하는 제2 인버터(402)를 포함한다. 제1 인버터(401)의 출력과 제2 인버터(402)의 출력은 제1 내지 제4 배타적 논리합(XOR) 게이트들(411, 412, 413, 414)로 입력된다. 그리고, FIFO 제어부(310)는, 제1 인버터(401)의 출력과 제2 인버터(402)의 출력 그리고 배타적 논리합(XOR) 게이트들(411, 412, 413, 414) 각각의 출력에 응답하여 3개의 입력 신호들 중 하나를 출력하는 3:1 멀티플렉서들(421, 422, 423, 424)을 포함한다. 3:1 멀티플렉서들(421, 422, 423, 424) 각각의 출력은 플립플롭들(431, 432, 433, 434)에 각각 저장된다.
제1 멀티플렉서(421)는 제1 인버터(401)의 출력에 응답하여 전원 전압(VDD) 레벨의 로직 "1"을 출력하고, 제2 인버터(402)의 출력에 응답하여 제2 플립플롭(432)의 출력을 출력하고, 제1 배타적 논리합 게이트(411)의 출력에 응답하여 제1 플립플롭(431)의 출력을 출력한다. 제2 멀티플렉서(422)는 제1 인버터(401)의 출력에 응답하여 제1 플립플롭(431)의 출력을 출력하고, 제2 인버터(402)의 출력에 응답하여 제3 플립플롭(433)의 출력을 출력하고, 제2 배타적 논리합 게이트(412)의 출력에 응답하여 제2 플립플롭(432)의 출력을 출력한다. 제3 멀티플렉서(423)는 제1 인버터(401)의 출력에 응답하여 제2 플립플롭(432)의 출력을 출력하고, 제2 인버터(402)의 출력에 응답하여 제4 플립플롭(433)의 출력을 출력하고, 제3 배타적 논리합 게이트(413)의 출력에 응답하여 제3 플립플롭(433)의 출력을 출력한다. 제4 멀티플렉서(424)는 제1 인버터(401)의 출력에 응답하여 제3 플립플롭(433)의 출력을 출력하고, 제2 인버터(402)의 출력에 응답하여 접지 전압(VSS) 레벨의 로직 "0"을 출력하고, 제4 배타적 논리합 게이트(414)의 출력에 응답하여 제4 플립플롭(434)의 출력을 출력한다. 제1 내지 제4 멀티플렉서들(421, 422, 423, 424)은, 제1 인버터(401)의 출력, 제2 인버터(402)의 출력 또는 제1 내지 제4 배타적 논리합(XOR) 게이트들(411, 412, 413, 414)의 출력이 로직 "0"일 때, 해당되는 입력 신호를 출력한다.
제1 플립플롭(431)은 클럭 신호(CLK)에 응답하여 제1 멀티플렉서(421)의 출력을 출력한다. 제1 플립플롭(431)의 출력은 제3 인버터(441)를 통하여 초기 심도 포인터 신호(DEPTH0)를 발생한다. 제2 플립플롭(432)은 클럭 신호(CLK)에 응답하여 제2 멀티플렉서(422)의 출력을 출력한다. 제2 플립플롭(432)의 출력은 초기 심도 포인터 신호(DEPTH0)와 함께 제1 노아 게이트(442)로 입력된다. 제1 노아 게이트(442)의 출력은 제4 인버터(443)를 통하여 제1 심도 포인터 신호(DEPTH1)로 발생된다. 제3 플립플롭(433)은 클럭 신호(CLK)에 응답하여 제3 멀티플렉서(433)의 출력을 출력한다. 제3 플립플롭(433)의 출력은 제1 노아 게이트(442)의 출력과 함께 제2 노아 게이트(444)로 입력된다. 제2 노아 게이트(444)의 출력은 제5 인버터(445)를 통하여 제2 심도 포인터 신호(DEPTH2)로 발생된다. 제4 플립플롭(434)은 클럭 신호(CLK)에 응답하여 제4 멀티플렉서(424)의 출력을 출력한다. 제4 플립플롭(434)의 출력은 제2 노아 게이트(444)의 출력과 함께 제3 노아 게이트(446)로 입력된다. 제3 노아 게이트(446)의 출력은 제6 인버터(447)를 통하여 제3 심도 포인터 신호(DEPTH3)로 발생된다.
FIFO 제어부(310)는, 초기에 증가 신호(INC)와 감소 신호(DEC)의 로직 "0"에 응답하여 제1 배타적 논리합 게이트(411)의 출력이 로직 "0"으로 발생된다. 제1 멀티플렉서(421)는 로직 "0"의 제1 배타적 논리합 게이트(411)의 출력에 응답하여 로직 "0"의 제1 플립플롭(431)의 출력을 출력한다. 제1 플립플롭(431)은 클럭 신호(CLK)에 응답하여 로직 "0" 을 출력하여, 초기 심도 포인터 신호(DEPTH0)는 로직 "1"로 셋팅된다. 마찬가지로, 제2 내지 제4 플립플롭들(432, 433, 434)의 출력도 로직 "0"으로 출력되어 제1 내지 제3 심도 포인터 신호들(DEPTH1-3)도 로직 "1"로 셋팅된다.
이 후, FIFO 제어부(310)는, 외부 커맨드(EXT_CMD) 또는 내부 커맨 드(INT_CMD)에 따라 증가 신호(INC) 또는 감소 신호(DEC)가 활성화되어, 제1 내지 제3 심도 포인터 신호들(DEPTH1-3)이 선택적으로 활성화된다. 이러한 동작은 도 5의 타이밍도와 연계하여 설명된다.
도 5를 참조하면, 도 4에서 설정된 버스트 길이(BL) 8에 기초하여 tCCD가 4로 결정된다. 클럭 신호(CLK)의 0 시점(CLK0)에서 제1 외부 독출 명령(RD0)이 입력되고, CLK4 시점에서 제2 외부 독출 명령(RD1)이 입력된다.
CLK0 시점에서, 제1 외부 독출 명령(RD0)과 함께 제1 어드레스(A0)가 입력된다. 이에 따라, FIFO 제어부(310)에서 증가 신호(INC)가 로직 "1"의 펄스로 발생된다(ⓐ). 증가 신호(INC)가 로직 "1"인 구간 동안, 수신된 제1 어드레스(A0)는 CLK1 시점에서 제1 레지스터(341)에 저장된다(ⓑ). 이 때, 제1 심도 포인트 신호(DEPTH1)가 로직 "0"으로 활성화된다(ⓒ). 제1 심도 포인트 신호(DEPTH1)의 활성화에 응답하여 칼럼 어드레스 신호(STCAi)는 제1 레지스터(341)에 저장된 제1 어드레스(A0)로 발생된다(ⓓ).
CLK4 시점에서, 제2 외부 독출 명령(RD1)와 함께 제2 어드레스(A1)가 입력된다. 그리고 이전의 제1 외부 독출 명령(RD0)으로부터 제1 내부 독출 명령(INT_RD0)이 발생되어 있다. 이에 따라, FIFO 제어부(310)에서, 제2 외부 독출 명령(RD1)에 의해 증가 신호(INC)가 로직 "1"의 펄스로 발생되고(ⓔ), 제1 내부 독출 명령(INT_RD0)에 의해 감소 신호(DEC)가 로직 "1"의 펄스로 발생된다(ⓕ). 증가 신호(INC)가 로직 "1"인 구간 동안, 수신된 제2 어드레스(A1)는 CLK5 시점에서 제1 레지스터(341)에 저장되고(ⓖ), 제1 레지스터(341)에 저장되었던 제1 어드레스(A0) 는 제2 레지스터(342)에 저장된다(ⓗ). 그리고 FIFO 제어부(310) 내 플립플롭들(431-434)은 이전 상태를 유지하여 제1 심도 포인터 신호(DEPTH1)가 여전히 활성화 상태에 있다. 제1 심도 포인트 신호(DEPTH1)의 활성화에 응답하여 칼럼 어드레스 신호(STCAi)는 제1 레지스터(341)에 저장된 제2 어드레스(A1)로 발생된다(ⓘ).
이 후, CLK8 시점에서, 외부 독출 명령이 입력되지 않는 경우, 제2 외부 독출 명령(RD1)으로부터 발생된 제2 내부 독출 명령(INT_RD1)에 의해 감소 신호(DEC)가 로직 "1"의 펄스로 발생된다(ⓙ). 로직 "1"의 감소 신호(DEC)에 의해 심도 포인트 신호의 레벨이 하나 감소하여 초기 심도 포인트 신호(DEPTH0) 만이 로직 "0"으로 활성화된다(ⓚ). 제1 레지스터(341)에는 이전의 제2 어드레스(A1)가 그대로 유지되고, 제2 레지스터(342)에는 이전의 제1 어드레스(A0)가 그대로 유지된다. 그리고 칼럼 어드레스 신호(STCAi)는 이전의 제2 어드레스(A1)로 발생된다.
즉, 레이턴시 제어 회로(300)는, 제1 외부 독출 명령(RD0)이 인가되는 경우, 증가 신호(INC)를 발생하고, 심도 포인트 신호의 레벨이 하나 증가시켜 제1 심도 포인트 신호(DEPTH1)를 발생하고, 제1 외부 독출 명령(RD0)과 함께 입력되는 제1 어드레스(A0)를 제1 레지스터(341)에 저장하고 칼럼 어드레스 신호(STCAi)로 출력한다. 레이턴시 제어 회로(300)는, 제2 외부 독출 명령(RD1)이 인가되고 제1 내부 독출 명령(INT_RD0)이 발생되는 경우, 증가 신호(INC)와 감소 신호(DEC)를 발생하고, 심도 포인트 신호의 레벨을 유지시켜 제1 심도 포인트 신호(DEPTH1)를 계속 발생하고, 제2 외부 독출 명령(RD1)과 함께 입력되는 제2 어드레스(A1)를 제1 레지스터(341)에 저장하고 칼럼 어드레스 신호(STCAi)로 출력하고, 제1 어드레스(A0)는 제2 레지스터(342)로 쉬프트시킨다. 또한, 레이턴시 제어 회로(300)는, 제2 내부 독출 명령만이 발생되는 경우, 감소 신호(DEC)를 발생하고, 심도 포인트 신호의 레벨을 하나 감소시켜 초기 심도 포인트 신호(DEPTH0)를 발생하고, 이전의 제2 외부 독출 명령에 의해 저장된 제1 및 제2 레지스터(341, 342)의 값들을 유지하고, 칼럼 선택 신호(STCAi)도 이전 값으로 유지된다.
따라서, 레이턴시 제어 회로(300)는 심도 포인트 신호(DEPTH1-3)를 이용하여 현재 명령에 대응되는 어드레스가 저장된 레지스터를 지정하기 때문에, 종래의 레이턴시 제어 회로(200, 도 2)처럼 두번째 명령이 인가되지 않은 데도 잉여적으로 발생되던 레지스터 쉬프트 동작이 생기지 않는다.
그리고, 레이턴시 제어 회로(300)에서 발생되는 칼럼 어드레스 신호(STCAi)는, 예컨대, CLK1 시점에서 발생된 제1 어드레스(A0)의 경우에, 다음의 제2 독출 명령(RD1)에 의해 증가 신호(INC) 또는 제1 내부 독출 명령(INT_RD0)에 의해 발생되는 감소 신호(DEC)가 발생되는 시점 이전에, 어드레스 래치 클럭(ADDR_LCLK)에 의해 래치되면 되기 때문에, 유효 어드레스 래치 마진이 커지는 이점을 지닌다.
게다가, 레이턴시 제어 회로(300)는, 추가 레이턴시(AL) 수가 10이고, 기입 레이턴시(WL) 수가 8이고, 칼럼 어드레스와 뱅크 어드레스를 포함한 총 어드레스(ADDR) 수가 15이고, /CS, /RAS, /CAS, /WE의 커맨드(CMD) 수가 4이면, 레이턴시 제어 회로(100) 내 필요로 하는 총 레지스터의 수는 (15+4)*3+15*3=102개가 된다. 이에 따라, 레이턴시 제어 회로(300)는, 종래의 레이턴시 제어 회로(100, 도 1)에서 필요로 하는 레지스터의 수 310개 보다 휠씬 적은 수의 레지스터를 사용함에 따 라, 레지스터가 차지하는 면적을 줄일 수 있고 그 소비 전력을 줄일 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예컨대, 본 발명의 레이턴시 제어 회로는 반도체 메모리 장치에 채용되는 경우에 대하여 설명하고 있으나, 반도체 메모리 장치 이외에 입력 커맨드 또는 입력 어드레스를 지연시키는 것을 목적으로 프로세서 등의 집적 회로 장치들에도 적용할 수 있음은 물론이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 레지스터 제어 회로에 의하면, 종래의 첫번째 명령이 인가된 후 두번째 명령이 인가되지 않은 데도 잉여적으로 발생되던 레지스터 쉬프트 동작이 생기지 않는다. 레이턴시 제어 회로(300)에서 발생되는 칼럼 어드레스 신호(STCAi)는 유효 어드레스 래치 마진이 커지는 이점을 지닌다. 또한, 레이턴시 제어 회로(300)는, 최대한의 추가 레이턴시(AL) 수(ALmax)와 최대한의 기입 레이턴시(WLmax) 수 중 최고값을 칼럼 사이클 지연 시간(tCCD)으로 나눈 값(n, 나머지는 올림)에 기초하여, 레지스터들의 수를 결정하기 때문에, 레지스터가 차지하는 면적과 그 소비 전력을 줄일 수 있다.

Claims (10)

  1. 클럭 신호에 응답하여 외부 커맨드에 의해 증가 신호를 발생하고 내부 커맨드에 의해 감소 신호를 발생하고, 상기 증가 신호와 상기 감소 신호에 응답하여 심도 포인트 신호들 중 하나를 활성화시키는 FIFO 제어부;
    상기 증가 신호에 응답하여 상기 외부 커맨드와 함께 입력된 어드레스를 저장하고 이전 어드레스를 쉬프트시키는 레지스터들로 구성되고, 상기 활성화된 심도 포인트 신호에 대응되는 상기 레지스터에 저장된 어드레스를 출력하는 레지스터부를 구비하는 것을 특징으로 하는 레이턴시 제어 회로.
  2. 제1항에 있어서, 상기 레지스터부는
    최대한의 추가 레이턴시(AL) 수(ALmax)와 최대한의 기입 레이턴시(WLmax) 수 중 최고값을 칼럼 사이클 지연 시간(tCCD)으로 나눈 값(n, 나머지는 올림)에 기초하여, 상기 레지스터들의 수가 결정되는 것을 특징으로 하는 레이턴시 제어 회로.
  3. 제2항에 있어서, 상기 레지스터부는
    n개의 레지스터들;
    상기 증가 신호에 응답하여, 상기 외부 커맨드와 함께 입력된 상기 어드레스를 제1 레지스터에 저장하고, 상기 제1 레지스터에 저장된 상기 어드레스를 제(n-1) 레지스터에 저장하고, 상기 제(n-1) 레지스터에 저장된 어드레스를 제n 레지스 터에 저장하도록 쉬프트시키고, 상기 n개의 레지스터들에 각각 대응되는 n개의 멀티플렉서들; 및
    상기 심도 포인트 신호에 응답하여 상기 제1, 제(n-1) 또는 제n 레지스터에 저장된 상기 어드레스를 선택하여 출력하는 3:1 멀티플레서를 구비하는 것을 특징으로 하는 레이턴시 제어 회로.
  4. 제1항에 있어서, 상기 FIFO 제어부는
    상기 증가 신호에 응답하여 상기 심도 포인트 신호의 레벨을 하나 증가시키고, 상기 감소 신호에 응답하여 상기 심도 포인트 신호의 레벨을 하나 감소시키고, 상기 증가 신호와 상기 감소 신호를 배타적 논리합한 출력에 응답하여 상기 심도 포인트 신호의 레벨을 유지시키는 플립플롭을 구비하는 것을 특징으로 하는 레이턴시 제어 회로.
  5. 제3항에 있어서, 상기 FIFO 제어부는
    (n+1)개의 플립플롭들;
    상기 증가 신호를 입력하는 제1 인버터;
    상기 감소 신호를 입력하는 제2 인버터; 및
    상기 제1 및 제2 인버터들의 출력들을 입력하는 배타적 논리합 게이트; 및
    상기 제1 인버터의 출력에 응답하여 제(n-1) 플립플롭의 출력을 제n 플립플롭의 입력으로 전달하고, 상기 제2 인버터의 출력에 응답하여 제(n+1) 플립플롭의 출력을 상기 제n 플립플롭의 입력으로 전달하고, 상기 배타적 논리합 게이트의 출력에 응답하여 상기 제n 플립플롭의 출력을 자신의 입력으로 피이드백시키는 (n+1)개의 멀티플렉서들을 구비하고,
    상기 (n+1)개의 플립플롭들 중 제1 플립플롭의 출력은 제3 인버터를 통하여 초기 심도 포인트 신호로 발생되고,
    제2 플립플롭의 출력은 상기 제3 인버터의 출력과 함께 제1 노아 게이트로 입력되고, 상기 제1 노아 게이트의 출력은 제4 인버터를 통하여 제1 심도 포인트 신호로 발생되고,
    상기 제(n) 플립플롭의 출력은 제n 인버터의 출력과 함께 제(n-1) 노아 게이트로 입력되고, 상기 제(n-1) 노아 게이트의 출력은 제(n+2) 인버터를 통하여 제(n-1) 심도 포인트 신호로 발생되고,
    상기 제(n+1) 플립플롭의 출력은 제(n+1) 인버터의 출력과 함께 제n 노아 게이트로 입력되고, 상기 제n 노아 게이트의 출력은 제(n+3) 인버터를 통하여 제n 심도 포인트 신호로 발생되는 것을 특징으로 하는 레이턴시 제어 회로.
  6. 제5항에 있어서, 상기 FIFO 제어부는
    상기 제1 심도 포인트 신호가 상기 제1 레지스터를 지정하고, 상기 제(n-1) 심도 포인트 신호가 상기 제(n-1) 레지스터를 지정하고, 상기 제n 심도 포인트 신호가 상기 제n 레지스터를 지정하는 것을 특징으로 하는 레이턴시 제어 회로.
  7. 제1항에 있어서, 상기 레이턴시 제어 회로는
    상기 외부 커맨드을 나타내는 제어 신호들과 상기 어드레스를 구성하는 비트 신호들 마다 구비되는 것을 특징으로 하는 레이턴시 제어 회로.
  8. 클럭 신호에 응답하여 외부 커맨드와 함께 어드레스를 수신하는 단계;
    수신되는 상기 외부 커맨드 마다에 응답하여 증가 신호를 발생하는 단계;
    상기 증가 신호에 응답하여 상기 어드레스를 레지스터에 저장하고 이웃한 레지스터로 쉬프트시키는 단계;
    상기 외부 커맨드로부터 발생되는 내부 커맨드에 응답하여 감소 신호를 발생하는 단계;
    상기 클럭 신호에 응답하여, 상기 증가 신호, 상기 감소 신호 및 상기 증가 신호와 상기 감소 신호의 배타적 논리합에 따라 상기 외부 커맨드 또는 상기 내부 커맨드에 대응되는 상기 어드레스가 저장된 상기 레지스터를 지정하는 심도 포인트 신호를 활성화시키는 단계; 및
    상기 증가 신호에 의해 상기 심도 포인트 신호의 레벨을 1 증가시키고, 상기 감소 신호에 의해 상기 심도 포인트 신호의 레벨을 1 감소시키고, 상기 증가 신호 및 상기 감소 신호에 의해 상기 심도 포인트 신호의 레벨을 유지시키는 단계를 구비하는 것을 특징으로 하는 레이턴시 제어 방법.
  9. 제8항에 있어서, 상기 레이턴시 제어 방법은
    최대한의 추가 레이턴시(AL) 수(ALmax)와 최대한의 기입 레이턴시(WLmax) 수 중 최고값을 칼럼 사이클 지연 시간(tCCD)으로 나눈 값(n, 나머지는 올림)에 기초하여, 상기 레지스터들의 수를 결정하는 것을 특징으로 하는 레이턴시 제어 방법.
  10. 제8항에 있어서, 상기 레이턴시 제어 방법은
    상기 외부 커맨드가 칼럼 사이클 지연 시간(tCCD) 마다 입력되는 것을 특징으로 하는 레이턴시 제어 방법.
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