JP2520962B2 - カウンタ回路 - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、カウンタ回路、より詳細に言えば、或る回
路素子の論理フアミリイを使用した同期式カウンタに使
用された回路素子と同じ回路素子を使用して、その同期
式カウンタの速度よりも速い速度で動作するカウンタ回
路に関する。

B.従来の技術 デイジタル・カウンタ回路は、周知であり、種々の回
路に使用されている。そのような回路は、種々の型式を
持つている。その１つの型式は、第２図に示したような
同期式カウンタである。このようなカウンタの速度を制
限するフアクタは、回路に使用されたフリツプフロツプ
を通る伝播遅延である。クロツク・パルスの立上りエツ
ジで、フリツプフロツプの状態を変化して、フリツプフ
ロツプが出力するのに必要な時間は、周波数とは無関係
に一定である。カウンタのフリツプフロツプが前のパル
スに応答して、そのフリツプフロツプからの出力状態が
変化する前に、カウントされるべき第２のパルスがその
カウンタの入力に受取られる時間以上の速さの周波数で
カウンタを機能させることは出来ない。

電子回路の動作速度を増加することは絶えず望まれて
いるので、ディジタル・カウンタの速度を増加する種々
の試みがなされている。しばしば利用されている１つの
アプローチは、以前に使用された回路よりも速い動作速
度を持つ論理フアミリイにおいて使用された回路デザイ
ンを利用することである。より速い速度を持つ回路フア
ミリイは、低い回路フアミリイよりも通常、高価なの
で、速い回路速度を得るための上述のアプローチは、よ
り高いコストの代償が跳ね返ることになる。

C.発明が解決しようとする問題点 より速い速度の回路フアミリイに換えることは、高速
度のカウンタを作るけれども、本発明の目的は、与えら
れた回路フアミリイに対して、同じ回路フアミリイを使
用した従来から知られている計数速度よりも速い速度で
動作するカウンタを提供することにある。

本発明の他の目的は、種々の回路フアミリイで通常使
用している素子を含んでおり、そして、素子の同じ回路
フアミリイを使用した既に知られている他のカウンタよ
りも速い計数速度を与えるように構成されたカウンタを
提供することにある。

D.問題点を解決するための手段 本発明の回路は、複数個の段を含み、各段は、パルス
のエツジでトリガされるフリツプフロツプを含んでい
る。このフリツプフロツプの内の第１のフリツプフロツ
プは、マスター出力及びスレーブ出力を持ち、そして、
パルスのエツジでトリガされるマスター／スレーブ・フ
リツプフロツプを含んでいる。残りの他のフリツプフロ
ツプは、パルスのエツジでトリガされるフリツプフロツ
プである。第１段のマスター出力信号は、それ以下の段
のオア回路の入力信号と共にオア作用される信号を形成
するために、オリジナルのクロツク入力信号とアンド作
用が行われる。２段及びそれに後続する段のオア作用を
受ける残りの入力は、前のすべての段のスレーブ出力信
号と、第１段のオリジナルのクロツク入力信号である。
各段の反転スレーブ出力は、その段のカウンタ出力であ
る。

E.実施例 第２図を参照すると、従来の代表的なカウンタが示さ
れている。この回路は、クロツク信号が計数されるクロ
ツクに接続されたクロツク入力ライン10を含んでいる。
このクロツク信号は、オア（OR）ゲート12を通つて第１
段のフリツプフロツプ14に接続されている。フリツプフ
ロツプ14は、２つの出力Ｑ及びを有し、出力Ｑはライ
ン16に接続され、出力はカウンタの第１出力のライン
18に接続されている。

フリツプフロツプ14からの出力Ｑは、ライン16を介し
てオア・ゲート20に接続されており、オア・ゲート20の
出力は、第２段のフリツプフロツプ22のクロツク入力に
接続されている。オア・ゲート20の第２の入力は、クロ
ツク入力ライン10に接続されている。フリツプフロツプ
22のＱ出力は、他のオア・ゲート24の入力に接続されて
いる。フリツプフロツプ22の出力は、ライン26に出力
する第２段の出力である。

フリツプフロツプ22のＱ出力は、オア・ゲート24に接
続され、オア・ゲート24の出力は、他のオア・ゲート28
の入力に接続されている。オア・ゲート28の出力は、第
３段のフリツプフロツプ30のクロック入力に接続されて
いる。フリツプフロツプ30の出力は、第３段の出力３
を転送するライン32に接続されている。

次に、回路の動作について説明すると、第２図の回路
は、或る論理素子の与えられたフアミリイから作られた
時、約300乃至400メガヘルツの速度のパルスを計数する
ことが出来るものとする。この周波数よりも速い周波数
のクロツク入力は、フリツプフロツプの出力が状態を変
化する前にクロツク入力が変化する。これは、カウンタ
が適正に機能しなくなるグリツチ（glitch）を発生す
る。第２図の回路を分析することによつて、この回路の
動作を制御するための制限因子は、フリツプフロツプを
通る伝播遅延であることが理解出来る。

第２図の回路の動作速度を向上するために、低い伝播
遅延を持つ、より動作速度の速い回路を使用することが
出来る。他の方法として、クロツクは、非対称にするこ
とが出来るが、同様にこれにも限界があり、これは、よ
り速いパルス速度に応答するカウンタの能力が影響され
る範囲が限界である。

然しながら、本発明に従つて構成され、第１図に示さ
れたカウンタは、非常に良好な動作を行う。例えば、第
２図の回路が、ある種の論理フアミリイに実行された場
合、300乃至400メガヘルツのカウンタ速度を達成するこ
とができるものとする。第２図の論理回路と同じフアミ
リイの回路素子を持つ第１図に示した構成の回路を使う
と、そのカウンタは、600メガヘルツの周波数で動作す
ることが出来る。従つて、第１図の回路は、第２図の回
路と同じ回路素子を使用したとしても、第２図の回路の
動作速度よりも遥かに高い周波数で動作させることが出
来る。

第１図の回路は、クロツク・パルス源に接続されてい
る入力クロツク入力ライン50を持つている。クロツク入
力ライン50はオア・ゲート51の入力に接続され、オア・
ゲート51の出力は３つのオア・ゲート52、54及び56の入
力と、アンド（AND）ゲート58の入力に接続されてい
る。オア・ゲート52、54及び56の出力は、３個のマスタ
／スレーブ・フリツプフロツプ60、62及び64のクロツク
入力に接続されている。第１図の回路が３個のマスター
／スレーブ・フリツプフロツプを持つているので、この
回路は、第１段を構成する素子52、58及び60と、第２段
を構成する素子54及び62と、第３段を構成する素子56及
び64とを有する３段式のカウンタである。

フリツプフロツプ60のマスター出力Ｍは、リード線66
によつて、アンド・ゲート58の入力に接続されている。
アンド・ゲート58の出力は、リード線68によつて、後続
する各カウンタ段のオア・ゲートの１つの入力に接続さ
れている。より詳細に言えば、アンド・ゲート58の出力
は、カウンタの第２段のオア・ゲート54の入力に接続さ
れ、そして、カウンタの第３段のオア・ゲート56の入力
に接続されている。

カウンタの第１段及び後続の全ての段の夫々は、「ス
レーブ」出力Ｓと、反転されたスレーブ出力Ｓ′とを持
つている。各カウンタの段のスレーブ出力Ｓは、カウン
タの各後続段中のオア・ゲートの入力に接続されてい
る。第１図の回路において、フリツプフロツプ60のスレ
ーブ出力Ｓは、リード線70によって第２段中のオア・ゲ
ート54の入力に接続され、そしてカウンタの第３段中の
オア・ゲート56の入力に接続されている。カウンタの第
２段のフリツプフロツプ62のスレーブ出力は、リード線
72によつて第３段中のオア・ゲート56の入力に接続され
ている。

第１図のカウンタは、複数個の出力リード線74、76及
び78を持つている。リード線74は、第１段のフリツプフ
ロツプ60のスレーブ出力Ｓ′に接続され、そしてカウン
タ出力１を構成する。リード線76は、第２段のフリツプ
フロツプ62のスレーブ出力Ｓ′に接続され、そしてカウ
ンタの出力２を構成する。リード線78は、第３段のフリ
ツプフロツプ64のスレーブ出力Ｓ′に接続され、そして
カウンタの出力３を構成する。

第１図のカウンタの動作を理解するために、第３図に
示されたパルスのエツジでトリガされ、２で割られるマ
スター／スレーブ・フリツプフロツプの回路と、第3A図
に示されたこの回路のパルスのタイミング図表を参照す
る。マスター／スレーブ・フリツプフロツプは、「クロ
ツク」入力及び「セツト」入力を持つている。セツト入
力は、電源が投入された後、予め決められた状態にフリ
ツプフロツプの状態をセツトするために使用される。セ
ツト入力は、これ以外の目的を持つていないから、第１
図の回路には示していない。

セツト入力信号は、セツト信号を予定されたようにフ
アンアウトさせるために、ドライバ専用として動作する
オア・ゲート100の入力に接続されている。オア・ゲー
ト100の出力は、オア・ゲート104、106、108、110の入
力に接続されているライン102に接続されている。第3A
図に示されているように、セツト信号入力ライン上の正
のパルスは、第３図のフリツプフロツプのスレーブ出力
Ｓを高位にセツトさせ、そして、反転スレーブ出力Ｓ′
を低位にセツトさせる。セツト信号が降下した後は、こ
の信号は第３図の回路の動作には影響しない。

クロツク信号は、通常の（即ち、反転していない）出
力114と、反転された出力116とを有するオア・ゲート11
2に印加される。通常の出力114は、オア・ゲート106及
び108の入力に接続されている。反転された出力116は、
オア・ゲート104及び110の入力に接続されている。

オア・ゲート106は、ライン118を介して反転されたス
レーブ出力Ｓ′に接続された１つの入力を持つている。
オア・ゲート104は、ライン120を介して、マスター出力
Ｍに接続された１つの入力を持つている。オア・ゲート
104の出力は、ライン122を介してアンド・ゲート124の
１つの入力に接続されている。オア・ゲート106の出力
は、ライン126を介してアンド・ゲート124の第２の入力
に接続されている。アンド・ゲート124の出力は、マス
ター出力Ｍである。

マスター出力Ｍは、オア・ゲート110の入力に接続さ
れている。スレーブ出力Ｓは、ライン130を経てオア・
ゲート108の入力に接続されている。オア・ゲート108の
出力は、ライン132を経てアンド・ゲート134の入力に接
続されている。オア・ゲート110の出力は、ライン136を
経てアンド・ゲート134の入力に接続されている。アン
ド・ゲート134の出力は、スレーブ出力Ｓである。スレ
ーブ出力Ｓは、インバータ138の入力に接続され、イン
バータ138の出力は、反転スレーブ出力Ｓ′である。

第３図に示されたマスター／スレーブ・フリツプフロ
ツプの動作を、第3A図のパルス・タイミング図表を参照
して以下に説明する。最初に、セツト信号が高位で、ク
ロツク信号が低位である。これらの状態に応答して、ス
レーブ出力Ｓは上昇し、そして反転スレーブ出力Ｓ′は
降下する。クロツク信号の立上りエツジが発生した直後
の、短い時間（１個の回路の伝播遅延時間）後に、降下
するクロツク信号がライン116上に発生すると言う理由
によつて、その降下後、短時間（２個の回路の伝播遅延
時間）で、スレーブ出力Ｓが降下する。そのスレーブ出
力Ｓの降下後、短い時間（１個の回路の伝播遅延）の後
に、反転スレーブ出力Ｓ′が上昇する。ライン114上の
クロツク信号が降下して、短時間（２個の回路の伝播遅
延）後に、マスタ出力Ｍを上昇させるまで、この状態に
留まる。

第3A図に示されたクロツク入力の第２の高位クロツク
信号の発生から１個の回路の伝播遅延時間後において、
ライン116のレベル降下が発生した後、２個の回路の伝
播遅延時間後に発生する次の変化が、スレーブ出力Ｓの
レベルの変化である。ライン116のレベルの変化に応答
して、２個の回路の伝播遅延の後、スレーブ出力のレベ
ルは、低位から高位に変化する。その後短時間の伝播遅
延の後、クロツク入力ラインの第２の低位レベルに応答
して、マスター出力Ｍは、高位レベルから低位レベルに
変化する。その後は、第３図のマスター／スレーブ・フ
リツプフロツプは、上述した動作を繰り返す。

パルス・エツジでトリガされるマスター／スレーブ・
フリツプフロツプ60、62及び64は、第３図の回路に関す
る上述の説明から理解出来れば、第１図の回路の動作
は、より容易に理解出来る。第１図の回路のパルスの完
全なタイミング・チヤートが第2A図及び第2B図に示され
ている。そのタイミング・チヤートから、マスター／ス
レーブ・フリツプフロツプ60は、クロツク１のライン上
のクロツク入力が低位から高位に変化するたびに、状態
を変化する。クロツク１の状態変化と、出力１の状態変
化の間の遅延は、状態を変化するマスター／スレーブ・
フリツプフロツプ60の遅延によつて発生される。

他のマスター／スレーブ・フリツプフロツプ62及び64
は、それらに関連するクロツク入力（クロツク２、クロ
ツク３）の状態の変化に応答する。その結果、マスター
／スレーブ・フリツプフロツプ62の状態が変化する率
は、マスター／スレーブ・フリツプフロツプ60が変化す
る率の半分である。マスター／スレーブ・フリツプフロ
ツプ64が状態を変化する率は、マスター／スレーブ・フ
リツプフロツプ60が状態を変化する率の四分の一か、ま
たは、マスター／スレーブ・フリツプフロツプ62が状態
を変化する率の半分である。

第１図の回路は、３個のマスター／スレーブ・フリツ
プフロツプ60、62及び64を持つカウンタとして示されて
いるが、第１図の回路は、第１図に示されたカウンタ段
の数よりも多いカウンタ段を設けることが出来るのは、
当業者であれば極めて容易になし得ることである。この
１例として、第４図は、出力０乃至出力９と名付けられ
た10個の出力を持つ本発明を適用したカウンタを示して
いる。この回路は、10個のマスター／スレーブ・フリツ
プフロツプ100乃至109を持つている。フリツプフロツプ
100のマスター出力は、残りのフリツプフロツプ101乃至
109のクロツク入力に接続されている。各マスター／ス
レーブ・フリツプフロツプ100乃至109のスレーブ出力
は、各次段のフリツプフロツプのクロツク入力に接続さ
れている。例えば、フリツプフロツプ100のスレーブ出
力は、他のフリツプフロツプ101乃至109のすべての入力
に接続されている。第４図の最後のフリツプフロツプの
次のフリツプフロツプであるフリツプフロツプ108の出
力は、最後のフリツプフロツプ109のクロツク入力だけ
に接続されている。従つて、第１段以外の全ての段への
クロツク入力は、以下の信号の論理的オアである。それ
らの信号は、 （１） オア・ゲート120を一度通つて遅延されたク
ロツク入力を持つ第１段のマスター／スレーブ・フリツ
プフロツプのマスタ出力の論理的アンド信号（アンド・
ゲート158及び160によつて与えられる信号）と、 （２） オア・ゲート120か、またはオア・ゲート122
かの何れかを一度通つて遅延されたクロツク入力信号
と、 （３） 前の段のカウンタのすべてのスレーブ出力信
号と、 である。

この機能はオア・ゲート136、138、140、142、144、1
46、148、150、152、154及び156で与えられる。

第４図に示されたように、最初の３個のカウンタ段の
出力が、残りのカウンタ段の出力と適正な位相を保つよ
うに、オア・ゲート130、132、134のようなオア・ゲー
トによつて、回路の信号を遅延させることが必要であ
る。また、第１図及び第４図において、オア・ゲート5
1、120、122が示されていることには、注意を払う必要
がある。これらのオア・ゲートは、与えられた入力に応
答しなければならないカウンタのすべての回路へのクロ
ツク入力に拡大するのに必要な十分大きなドライブ出力
を持つている。若し、クロツク入力信号が、オア・ゲー
ト51、120、122の出力に接続されているすべての回路の
信号をゲートするように、十分に大きなフアンアウト出
力を持つものであれば、これらのオア・ゲート51、12
0、122は、必要としない。

第１図及び第４図の回路は、カウンタの「マスター」
出力が使用されるのは、第１段のマスター／スレーブ・
フリツプフロツプだけなので、カウンタの第１段のマス
ター／スレーブ・フリツプフロツプだけを使用すること
によつて更に修正することが出来る。残りのフリツプフ
ロツプは、実質的に同じ状態スイツチ時間を持ち、且つ
真数出力及び補数出力とを持つパルス・エツジでトリガ
される他の任意の型式のフリツプフロツプであつてよ
い。他の型のフリツプフロツプをトリガするための立上
りエツジは、ここで説明されたものと同じであることが
望ましい。然しながら、このデザインは、トリガ回路の
立上りエツジでも、降下エツジの何れでも適用すること
が出来る。

F.発明の効果 以上説明したように、本発明は、或る回路素子の論理
フアミリイを使用した同期式カウンタに使用された回路
素子と同じ回路素子を使用して、その同期式カウンタの
速度よりも速い速度で動作するカウンタ回路を与えるこ
とが出来る。

【図面の簡単な説明】

第１図は本発明を適用した３ビツト・カウンタの回路
図、第２図は従来の３ビツト・カウンタの回路図、第2A
図及び第2B図は第１図の回路の動作を説明するためのパ
ルスのタイミング図、第３図は第１図の回路に使用する
マスター／スレーブ・フリツプフロツプの論理回路図、
第3A図はクロツク信号が印加された第３図の回路の動作
を説明するためのパルスのタイミング図、第４図は本発
明を適用した10段式カウンタの論理回路図である。 50……クロツク信号入力ライン、52、54、56……オア・
ゲート、58……アンド・ゲート、60、62、64……マスタ
ー／スレーブ・フリツプフロツプ、74、76、78……カウ
ンタの出力。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 キヤロール・ユージン・モーガン アメリカ合衆国ニユーヨーク州ワツピン ガーズ・フオールズ、サウス・レムス ン・アヴエニユー86番地 (72)発明者 チヤールズ・アルバート・パンター アメリカ合衆国ニユーヨーク州ホープウ エル・ジヤンクシヨン、エルク・ロード 49番地 (72)発明者 デイーン・ケイ・ヤング アメリカ合衆国ニユーヨーク州ワツピン ガーズ・フオールズ、ハムレツト・コー ト36番地 (56)参考文献 特開 平１−157616（ＪＰ，Ａ) 特開 昭62−198219（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】電気パルスをカウントするための高速カウ
   ンタ回路であって、 （ａ）クロック入力、マスター出力、スレーブ出力及び
   反転スレーブ出力をもつ第１のマスター・スレーブ・フ
   リップフロップと、 （ｂ）上記クロック入力に、カウントすべき電気的パル
   スを入力するための手段と、 （ｃ）上記マスター・スレーブ・フリップフロップの上
   記マスター出力を上記電気パルスと論理的にANDするこ
   とにより第１のゲート信号を発生するためのANDゲート
   手段と、 （ｄ）それぞれがクロック入力、スレーブ出力及び反転
   スレーブ出力をもちカスケード状に接続された複数の第
   ２のフリップフロップであって、該各カスケードのクロ
   ック入力は、カウントされている上記電気パルスと、上
   記第１のゲート信号と、上記第１のマスター・スレーブ
   フリップフロップのスレーブ出力と、該各カスケードの
   先行するフリップフロップのすべてのスレーブ出力の論
   理ORによって発生される、カスケード状に接続された複
   数の第２のフリップフロップとを具備し、 （ｅ）上記第１のマスター・スレーブ・フリップフロッ
   プの反転スレーブ出力及び上記カスケード状に接続され
   た複数の第２のフリップフロップの反転スレーブ出力が
   上記カウンタ回路の出力である、 カウンタ回路。