JP2682889B2 - 可変分周器 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、自動車電話機等に搭載される周波数サンセ
サイザ等に用いる可変分周器の構成に関するものであ
る。

（従来の技術） 従来、このような分野の技術としては、例えば文献
電子情報通信学会技術報告「低消費電流GaAs SCFL可変
分周器」ED88−65、p.47−p.52に記載される技術があっ
た。以下、その構成を図を用いて説明する。

第２図は、従来の可変分周器を構成する可変分周回路
の構成ブロック図である。

この可変分周器は、1/2及び1/3分周機能を持つもの
で、クロック信号Sck入力用のクロック信号入力端子C
K、分周数切換え信号Smc入力用の分周数切換え端子MC、
及び分周出力信号Sout出力用の分周出力端子OUTと、遅
延型フリップフロップ（以下、Ｄ−FFという）1,2、及
び論理和ゲート（以下、ORゲートという）3,4とからな
る可変分周回路で構成されている。

Ｄ−FF1は、クロック入力端子C1、データ入力端子D
1、正相出力端子Q1、及び逆相出力端子▲▼を、Ｄ
−FF2は、クロック入力端子C2、データ入力端子D2、正
相出力端子Q2、及び逆相出力端子▲▼をそれぞれ有
している。ここで、クロック入力端子C1及びC2は、クロ
ック信号入力端子CKに共通接続され、Ｄ−FF1の出力端
子Q1は、分周出力端子OUTに接続されている。

ORゲート３は、入力側が逆相出力端子▲▼及び▲
▼に、その出力側がデータ入力端子D1にそれぞれ接
続されている。

ORゲート４は、入力側が正相出力端子Q1及び分周数切
換え端子MCに、出力側がデータ入力端子D2にそれぞれ接
続されている。

次に、この可変分周器の動作を第３図を参照しつつ説
明する。なお、第３図は、第２図の動作を説明するため
のタイミングチャートであり、横軸に時刻t1〜t10を、
縦軸に各端子CK,D1,Q1,▲▼,D2,Q2,▲▼,MCの
論理レベルをそれぞれとってある。

時刻t1〜t3では、分周数切換え信号Smcがハイレベル
（以下、“1"という）で、分周数切換え端子MCが“1"で
あるため、データ入力端子D2は“1"であり、正相出力端
子Q2が“1"で、逆相出力端子▲▼がローレベル（以
下、“0"という）である。逆相出力端子▲▼が“0"
なので、ORゲート３の出力、即ちデータ入力端子D1に
は、逆相出力端子▲▼の出力がそのまま入力され
る。従って、分周出力端子OUTの出力、即ち分周出力信
号Smcは、時刻t1〜t3で1/2分周出力となる。

時刻t3〜t5では、分周数切換え信号Smcが“0"とな
り、分周数切換え端子MCが“0"であるため、時刻t4で正
相出力端子Q1が“0"になるとデータ入力端子D2が“0"と
なり、従って時刻t5で、正相出力端子Q2が“0"、逆相出
力端子▲▼が“1"となり、データ入力端子D1は“1"
となる。このため、時刻t6で正相出力端子Q1は“1"とな
る。従って、分周出力端子OUTの出力、即ち分周出力信
号Smcは時刻t3〜t6で1/3分周出力となる。

時刻t5〜t10では、分周数切換え信号Smcが“1"とな
り、分周数切換え端子MCは“1"であるため、時刻t6以降
は分周出力端子OUTの出力、即ち分周出力信号Smcは再び
1/2分周出力となる。

（発明が解決しようとする課題） しかしながら、上記構成の可変分周器では、次のよう
な問題があった。

（Ａ）1/2分周時には逆相出力端子▲▼からORゲー
ト３を介してデータ入力端子D1に至る経路がこの可変分
周器のクリティカルパスとなるが、このクリティカルパ
ス中にORゲート３があるために、従来の可変分周器で
は、ORゲート３による遅延に起因して1/2分周時の分周
の動作速度が低下してしまう。

（Ｂ）また、従来の可変分周器では、1/3分周時におい
て、逆相出力端子▲▼からORゲート３を介してデー
タ入力端子D1に至る経路と共に、正相出力端子Q1からOR
ゲート４を介してデータ入力端子D2に至る経路と、逆相
出力端子▲▼からORゲート３を介してデータ入力端
子D1に至る経路とがクリティカルパスとなり、それぞれ
ORゲート３及びORゲート４の遅延に起因して1/3分周時
の分周の動作速度が低下してしまう。

本発明は、クリティカルパス中に論理ゲートがあるた
めに分周の動作速度が低下してしまう点について解決し
た可変分周器を提供するものである。

（課題を解決するため手段） 第１の発明は、前記課題を解決するために、複数段の
第１のフリップフロップで構成されクロック信号を計数
して所定ビット数の第１の出力信号を出力する第１のカ
ウンタと、複数段の第２のフリップフロップで構成され
帰還信号を計数して所定ビット数の第２の出力信号を出
力する第２のカウンタと、前記第２のカウンタの出力に
基づき前記第１のカウンタの出力を選択して分周出力信
号を出力するセレクタと、分数数切換え信号に基づき開
閉制御され前記分周出力信号に基づき前記帰還信号を出
力する論理回路とを用いて可変分周器を構成したもので
ある。

第２の発明は、第１の発明において、前記第１及び第
２のカウンタは、各２段の遅延型フリップフロップでそ
れぞれ構成し、前記セレクタは、前記第２のカウンタの
計数時には前記第１のカウンタ内の２つの遅延型フリッ
プフロップの各出力信号を所定の順序で選択して前記分
周出力信号として出力し、前記第２のカウンタの非計数
時には前記第１のカウンタ内の２つの遅延型フリップフ
ロップの各出力信号の内、いずれか１つを選択して前記
分周出力信号として出力する構成にし、前記論理回路
は、前記分周数切換え信号と前記分周出力信号の論理和
をとる論理和ゲートで構成したものである。

（作 用） 第１の発明によれば、以上のように可変分周器を構成
したので、前記第１のカウンタは、前記クロック信号を
計数し、前記クロック信号を前記第１のフリップフロッ
プの段数に応じた分周数で分周して前記第１の出力信号
を出力する。

前記第２のカウンタは、前記帰還信号を計数し、例え
ば、該計数時には該計数に応じて変化し非計数時には固
定される第２の出力信号を出力する。

前記セレクタは、前記第２のカウンタの出力に基づき
前記第１のカウンタの出力を選択的に出力することによ
り、前記第２のカウンタの出力に応じた分周数の分周出
力信号を出力する。

前記論理回路は、分周数切換え信号に基づき開閉制御
され、その開閉に応じて分周出力信号に基づき前記帰還
信号を出力する。

第２の発明によれば、前記第１のカウンタは、２つの
第１の遅延型フリップフロップが、前記クロック信号を
所定の分周数で分周して２ビットの出力信号を出力す
る。

前記第２のカウンタは、２つの第２の遅延型フリップ
フロップが、前記帰還信号を計数して該帰還信号に応じ
て変化する２ビットの出力信号を出力し、該帰還信号が
入力されていない場合には、例えば該第２のカウンタの
出力を固定する。

前記セレクタは、前記第２のカウンタの計数時には、
前記第２のカウンタ内の２つのフリップフロップの各出
力信号、例えば２ビットの出力信号（正相出力信号）及
びそれらの逆相の出力信号（逆相出力信号）の変化に応
じて、前記第１のカウンタ内の２つの遅延型フリップフ
ロップの２ビットの各出力信号、例えば２ビットの出力
信号（正相出力信号）及びそれらの逆相の出力信号（逆
相出力信号）を所定の順序、例えば後段のフリップフロ
ップの逆相出力信号、前段のフリップフロップの逆相出
力信号、後段のフリップフロップの正相出力信号、及び
前段のフリップフロップの正相出力信号の順に選択して
前記分周出力信号として出力する。さらに、前記セレク
タは、前記第２のカウンタの非計数時には、例えば、前
記第１のカウンタ内の２つのフリップフロップの各出力
信号の内、いずれか１つを選択して前記分周出力信号と
して出力する。これにより、該セレクタは、前記分周数
切換え信号に応じた前記第２のカウンタの出力に基づき
前記分周出力信号をその分周数を切換えて出力する。

従って、前記課題を解決できるのである。

（実施例） 第１図は、本発明の実施例を示す可変分周器を構成す
る可変分周回路の構成ブロック図である。

この可変分周器は、1/3及び1/4分周機能を持つもの
で、クロック信号Scl入力用のクロック信号入力端子C
L、分周数切換え信号Smc入力用の分周数切換え端子MC、
及び分周出力信号Sout出力用の分周出力端子OUTと、第
１の２ビット出力のカウンタ10、第２の２ビット出力の
カウンタ20、4:1のセレクタ30、及び論理回路40を有す
る可変分周回路で構成されている。

カウンタ10は、複数の出力信号S10を出力する機能を
有し、クロック入力端子C11、データ入力端子D11、正相
出力端子Q11、及び逆相出力端子▲▼を有するＤ
−FF11と、クロック入力端子C12、データ入力端子D12、
正相出力端子Q12、及び逆相出力端子▲▼を有す
るＤ−FF12とで構成されており、クロック端子C11,C12
はクロック信号入力端子CLに共通接続され、データ入力
端子D11は逆相出力端子▲▼に直接接続され、正
相出力端子Q11はデータ入力端子D12に直接接続されてい
る。

カウンタ20は、複数の出力信号S20を出力する機能を
有し、クロック入力端子C21、データ入力端子D21、正相
出力端子Q21、及び逆相出力端子▲▼を有するＤ
−FF21と、クロック入力端子C22、データ入力端子D22、
正相出力端子Q22、及び逆相出力端子▲▼を有す
るＤ−FF22とで構成されており、データ入力端子D21は
逆相出力端子▲▼に接続され、正相出力端子Q21
はデータ入力端子D22に接続されている。

セレクタ30は、出力信号S20に基づき出力信号S10を選
択して分周出力信号Soutを出力する機能を有し、３入力
１出力のアンドゲート（以下、ANDゲートという）31,3
2,33,34、及び４入力１出力のORゲート35を備えてい
る。ここで、ANDゲート31の入力側は正相出力端子Q11,Q
22及び逆相出力端子▲▼に、ANDゲート32の入力
側は正相出力端子Q12、Q21、Q22に、ANDゲート33の入力
側は逆生出力端子▲▼，▲▼及び正相出力
端子Q21に、ANDゲート34の入力側は逆相出力端子▲
▼，▲▼，▲▼にそれぞれ接続され、各
ANDゲート31〜34の出力側はORゲート35の入力側に接続
されている。また、ORゲート35の出力側は分周出力端子
OUTに接続されている。

論理回路40は、例えば２入力１出力のORゲート41で構
成されており、ORゲート41の入力側はORゲート35の出力
側及び分周数切換え端子MCにそれぞれ接続され、その出
力側はクロック入力端子C21,C22に接続されている。

次に、この可変分周器の動作を第４図を参照しつつ説
明する。なお、第４図は、第１図の動作を説明するため
のタイミングチャートであり、横軸に時刻t1〜t21を、
縦軸に各端子CL,Q11,▲▼,Q12,▲▼,OUT,M
C,Q21,▲▼,Q22,▲▼の論理レベルをそれ
ぞれとってある。

クロック信号Sclがクロック信号入力端子CLを介して
クロック端子C11,C12に入力されると、カウンタ10は、
クロック信号Sclを分周して1/4分周の出力信号S10を出
力する。この出力信号S10は、第４図に示すような正相
出力端子Q11,Q12及びそれらの逆相出力端子▲
▼，▲▼の出力で構成され、これらはセレクタ30
へ出力される。

時刻t1〜t5では、分周数切換え信号Smcが“1"で、分
周数切換え端子MCが“1"であるため、ORゲート41の出力
は“1"となり、Ｄ−FF21,22は計数動作を行わない。そ
のため、カウンタ20の出力信号S20は固定されてセレク
タ30に出力される。即ち、正相出力端子Q21,Q22の出力
は“0"に、逆相出力信号▲▼，▲▼の出力
は“1"にそれぞれ固定される。これにより、ANDゲート3
1,32,33の出力は“0"に固定され、ANDゲート34の出力の
みが逆相出力端子▲▼の論理レベルに応じて変化
し、ORゲート35の出力側、即ち分周出力端子OUTは、逆
相出力端子▲▼と等しい論理レベルとなり、分周
出力信号Soutとして1/4分周出力が得られる。

時刻t5〜t17の間では、分周数切換え信号Smcは“0"と
なり、分周数切換え端子MCは“0"であるため、ORゲート
41の入力側に分周出力信号Soutが入力されるとその出力
側に分周出力信号Soutと同一波形の帰還信号Sfが出力さ
れ、この帰還信号SfはＤ−FF21,22のクロック入力端子C
21,C22に入力される。この帰還信号Sfを入力したカウン
タ20では、計数動作を開始し、帰還信号Sfの立下がり、
即ち分周出力信号Soutの立下がりで出力信号S20、即ち
Ｄ−FF21とＤ−FF22の出力が交互に変化する。この出力
信号S20の出力状態の変化に基づき分周出力端子OUTの論
理レベルは次のように変化する。

時刻t6で分周出力信号Soutが“0"となると、正相出力
端子Q22が“0"、逆相出力端子▲▼が“1"のまま
で、正相出力端子Q21が“0"から“1"に、逆相出力端子
▲▼が“1"から“0"にそれぞれ変化し、出力信号
S20がその状態の間、ANDゲート31,32,34の出力は“0"と
なり、ANDゲート33の出力のみは逆相出力端子▲
▼の論理レベルに応じて変化し、それに応じてORゲート
35の出力が変化して、分周出力端子OUTは逆相出力端子
▲▼と等しい論理レベルになる。

時刻t9で分周出力信号Soutが“0"となると、正相出力
端子Q21が“1"、逆相出力端子▲▼が“0"のまま
で、正相出力端子Q22が“0"から“1"に、逆相出力端子
▲▼が“1"から“0"にそれぞれ変化し、出力信号
S20がその状態の間、ANDゲート31,33,34の出力は“0"と
なり、ANDゲート32の出力のみは正相出力端子Q12の論理
レベルに応じて変化して、分周出力端子OUTは正相出力
端子Q12と等しい論理レベルになる。

時刻t12で分周出力信号Soutが“0"となると、正相出
力端子Q22が“1"、逆相出力端子▲▼が“0"のま
まで、正相出力端子Q21が“1"から“0"に、逆相出力端
子▲▼が“0"から“1"にそれぞれ変化し、出力信
号S20がその状態の間、ANDゲート32,33,34の出力は“0"
となり、ANDゲート31の出力のみは正相出力端子Q11の論
理レベルに応じて変化して、分周出力端子OUTは正相出
力端子Q11と等しい論理レベルになる。

時刻t15で分周出力信号Soutが“0"となると、正相出
力端子Q21が“0"、相出力端子▲▼が“1"のまま
で、正相出力端子Q22が“1"から“0"に、逆相出力端子
▲▼が“0"から“1"にそれぞれ変化し、出力信号
S20がその状態の間、ANDゲート31,32,33の出力は“0"と
なり、ANDゲート34の出力のみは逆相出力端子▲
▼の論理レベルに応じて変化して、分周出力端子OUTは
逆相出力端子▲▼と等しい論理レベルになる。

このように、第１図の可変分周器では、分周数切換え
信号Smcが“0"の間は、クロック信号Sclの３周期（３ク
ロック）毎に分周出力端子OUTの論理レベルが立下が
り、分周出力信号Soutとして1/3分周出力が得られる。

時刻t17以降は、分周数切換え信号Smcが“1"となり、
カウンタ20は計数動作を行わないため、出力信号S20は
変化せず、分周出力端子OUTは逆相出力信号▲▼
と等しい論理レベルとなり、分周出力信号Smcとして1/4
分周出力が得られる。

以上のように、第１図の可変分周器では、分周数切換
え信号Smcが“1"の時は分周出力信号Soutとして1/4分周
出力が得られ、分周数切換え信号Smcが“0"の時は分周
出力信号Soutとして1/3分周出力が得られる。

本実施例では、次のような利点を有している。

即ち、Ｄ−FF21,D−FF22からなるカウンタ20では、正
相出力端子Q11からデータ入力端子D12に至る経路、ある
いは逆相出力端子▲▼からデータ入力端子D11に
至る経路がクリティカルパスとなるが、この間に論理ゲ
ート等を含まないため、従来の可変分周器のORゲート１
段分の遅延のような論理ゲートの遅延による動作速度の
低下を回避でき、Ｄ−FF21,D−FF22の限界速度まで分周
動作の高速化を図ることができる。

本発明は、上記実施例に限定されず、種々の変形が可
能である。その変形例としては、例えば次のようなもの
がある。

（Ｉ）第１図の可変分周器は、カウンタ10,20、セレク
タ30、及論理回路40の構成は様々な変形が可能である。
例えばカウンタ10,20は、Ｄ−FF以外のフリップフロッ
プで構成してもよいし、用途に応じて段数の変更等が可
能である。セレクタ30は、ANDゲート31〜34、及びORゲ
ート35以外の論理ゲートで構成してもよいし、論理回路
40は、ORゲート41以外の論理ゲートで構成してもよい。

（II）上記実施例において、出力信号S10,S20、分周数
切換え信号Smc、帰還信号Sf、及び分周出力信号Sout等
の論理レベル及び波形等は、回路設計に基づく動作に応
じて適宜変更が可能である。分周出力信号Soutを実現す
るためのカウンタ10の出力信号S10の選択順序は適宜変
更が可能である。

（III）上記実施例では、1/3,1/4分周出力を得るための
可変分周器について説明したが、本発明は、他の分周数
の分周出力を得るための可変分周器や、他の装置に組み
込まれた場合の可変分周器（可変分周回路）等にも幅広
く適用が可能である。

（発明の効果） 以上詳細に説明したように、第１の発明によれば、前
記第１及び第２のカウンタ、セレクタ及び論理回路を用
いて可変分周器を構成したので、クリティカルパス中か
ら論理ゲート等を除去でき、分周動作の動作速度の高速
化を図ることができる。

第２の発明によれば、前記第１及び第２のカウンタを
各２段のＤ−FFで構成したことにより、カウンタ自体の
動作速度の向上を図れ、第１の発明の効果と協働して動
作速度の高速化の促進を達成できる。さらには、前記セ
レクタにより、簡単な構成で分周出力信号の分周数の切
換えを行えると共に、前記論理回路を論理和ゲートで構
成したことにより、簡単な構成で分周出力信号及び分周
数切換え信号の論理和をとりその論理結果に基づき帰還
信号を出力できるので、可変分周器の回路設計の最適化
を図れる。

【図面の簡単な説明】

第１図は本発明の実施例の可変分周器の構成ブロック
図、第２図は従来の可変分周器の構成ブロック図、第３
図は第２図のタイミングチャート、第４図は第１図のタ
イミングチャートである。 10,20……カウンタ、11,12,21,22……Ｄ−FF、30……セ
レクタ、40……論理回路、41……ORゲート、Scl……ク
ロック信号、Smc……分周数切換え信号、Sout……分周
出力信号、Sf……帰還信号、S10,S20……出力信号。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】複数段の第１のフリップフロップで構成さ
   れクロック信号を計数して所定ビット数の第１の出力信
   号を出力する第１のカウンタと、 複数段の第２のフリップフロップで構成され帰還信号を
   計数して所定ビット数の第２の出力信号を出力する第２
   のカウンタと、 前記第２のカウンタの出力に基づき前記第１のカウンタ
   の出力を選択して分周出力信号を出力するセレクタと、 分周数切換え信号に基づき開閉制御され前記分周出力信
   号に基づき前記帰還信号を出力する論理回路とを、 備えたことを特徴とする可変分周器。
2. 【請求項２】請求項１記載の可変分周器において、 前記第１及び第２のカウンタは、各２段の遅延型フリッ
   プフロップでそれぞれ構成し、 前記セレクタは、前記第２のカウンタの計数時には前記
   第１のカウンタ内の２つの遅延型フリップフロップの各
   出力信号を所定の順序で選択して前記分周出力信号とし
   て出力し、前記第２のカウンタの非計数時には前記第１
   のカウンタ内の２つの遅延型フリップフロップの各出力
   信号の内、いずれか１つを選択して前記分周出力信号と
   して出力する構成にし、 前記論理回路は、前記分周数切換え信号と前記分周出力
   信号の論理和をとる論理和ゲートで構成した可変分周
   器。