JPS61100025A - 非同期式アツプダウンカウンタ - Google Patents
非同期式アツプダウンカウンタInfo
- Publication number
- JPS61100025A JPS61100025A JP22161384A JP22161384A JPS61100025A JP S61100025 A JPS61100025 A JP S61100025A JP 22161384 A JP22161384 A JP 22161384A JP 22161384 A JP22161384 A JP 22161384A JP S61100025 A JPS61100025 A JP S61100025A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- switching
- counting
- down counter
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
- H03K23/62—Gating or clocking signals not applied to all stages, i.e. asynchronous counters reversible
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はクロック入力疋より計数動作し、アノダウン切
換信号入力によりアップカウント、ダウンカウントを任
意に切換えることが可能な非同期式アップダウンカウン
タに関するものである。
換信号入力によりアップカウント、ダウンカウントを任
意に切換えることが可能な非同期式アップダウンカウン
タに関するものである。
従来の技術
非同期式アップダウンカウンタは、フリップフロップの
９出力とＱ出力とをゲート回路で切換えて、次段の７リ
ソプフロノプのクロック入力とすることで実現できる。
９出力とＱ出力とをゲート回路で切換えて、次段の７リ
ソプフロノプのクロック入力とすることで実現できる。
しかし、計数方向が反転するときに切換ゲート回路の出
力変化によって計数内容が乱される場合がある。例えば
、フリップフロップのＱ出力が低レベル”Ｌ”のときに
計数方向がアップからダウンに切換わると、次段の７リ
ツプ７０ノブのクロック入力はＬ”から高レベル“Ｈ”
に変化し、次段のフリップフロップの状態が反転する。
力変化によって計数内容が乱される場合がある。例えば
、フリップフロップのＱ出力が低レベル”Ｌ”のときに
計数方向がアップからダウンに切換わると、次段の７リ
ツプ７０ノブのクロック入力はＬ”から高レベル“Ｈ”
に変化し、次段のフリップフロップの状態が反転する。
また、逆に、フリップフロップのＱ出力が”Ｈ”のとき
に計数方向がダウンからアップに切換わる場合も同様に
状態反転が起る。
に計数方向がダウンからアップに切換わる場合も同様に
状態反転が起る。
このアップダウン切換えに伴なう反転を解消した従来例
が特開昭５５−６８６３０号公報に示されている。第５
図はこの従来の非同期式アップダウンカウンタの原理を
示すブロック図であり、１はクロック信号Ｓ１ とア
ップダウン切換信号Ｓ２とを入力とし、アンプカウント
またはダウンカウントの切換えができるアップダウンカ
ウンタである。２は制御回路、３はレジスタで、制御回
路２によりアップダウン切換えがなされる前に、アップ
ダウンカウンタ１の計数内容をレジスタ３に移し、アッ
プダウン切換えがなされた後に再びレジスタ３の計数内
容をアップダウンカウンタ１に戻している。
が特開昭５５−６８６３０号公報に示されている。第５
図はこの従来の非同期式アップダウンカウンタの原理を
示すブロック図であり、１はクロック信号Ｓ１ とア
ップダウン切換信号Ｓ２とを入力とし、アンプカウント
またはダウンカウントの切換えができるアップダウンカ
ウンタである。２は制御回路、３はレジスタで、制御回
路２によりアップダウン切換えがなされる前に、アップ
ダウンカウンタ１の計数内容をレジスタ３に移し、アッ
プダウン切換えがなされた後に再びレジスタ３の計数内
容をアップダウンカウンタ１に戻している。
以上のように構成された従来の非同期式アップダウンカ
ウンタであれば、アップダウン切換信号Ｓ２の切換時点
においてはその前にアップダウンカウンタ１の計数内容
がレジスタ３に退避され、切換えた後に計数内容が再び
戻されるため、アップダウン切換えによって誤計数する
ことがない。
ウンタであれば、アップダウン切換信号Ｓ２の切換時点
においてはその前にアップダウンカウンタ１の計数内容
がレジスタ３に退避され、切換えた後に計数内容が再び
戻されるため、アップダウン切換えによって誤計数する
ことがない。
発明が解決しようとする問題点
しかし乍ら上記のような構成では、アップダウンカウン
タ１のビット数に対応した制御回路２とレジスタ３を必
要とし、かつこれらを動作させるための信号作成回路を
余分に必要とするなど、構成が複雑で経済的でない等の
問題点を有していた。
タ１のビット数に対応した制御回路２とレジスタ３を必
要とし、かつこれらを動作させるための信号作成回路を
余分に必要とするなど、構成が複雑で経済的でない等の
問題点を有していた。
本発明はかかる点に鑑み、構成が簡単で経済性の高い非
同期式アップダウンカウンタを提供することを目的とす
る。
同期式アップダウンカウンタを提供することを目的とす
る。
問題点を解決するだめの手段
本発明は計数停止機能を備えたアップダウンカウンタと
アップダウン切換信号を処理する信号処理回路を備えた
非同期式アップダウンカウンタであつ。
アップダウン切換信号を処理する信号処理回路を備えた
非同期式アップダウンカウンタであつ。
作 用
本発明は前記した構成により、信号処理回路において、
アンプダウン切換信号を遅延した遅延アップダウン切換
信号と遅延アンプダウン切換信号の切換わるタイミング
を含む期間に計数動作を一時停止するストップ信号とを
作成し、遅延アップダウン切換信号によりアンプダウン
の切換えを行なうと共に、ストップ信号により計数動作
を一時停止することによりアップダウンカウンタの誤計
数を防止する。
アンプダウン切換信号を遅延した遅延アップダウン切換
信号と遅延アンプダウン切換信号の切換わるタイミング
を含む期間に計数動作を一時停止するストップ信号とを
作成し、遅延アップダウン切換信号によりアンプダウン
の切換えを行なうと共に、ストップ信号により計数動作
を一時停止することによりアップダウンカウンタの誤計
数を防止する。
実施例
第１図は本発明における非同期式アップダウンカウンタ
の原理を示すブ０７り図、第２図はその動作波形図であ
る。第１図において、４はアップダウンカウンタ、５は
信号処理回路である。言号処理回路５において、アップ
ダウン切換信号Ｓ２より所定の時間遅延を施した遅延ア
ップダウン切換信号Ｓ とこの遅延アップダウン切換信
号Ｓ３の切換わるタイミングを含む期間の時間幅を有す
るストップ信号Ｓ４とを作成する。そして、この遅延ア
ップダウン切換信号Ｓ３とストップ信号Ｓ４とをクロッ
ク信号Ｓ１ と共にアップダウンカウンタ４の入力と
する。アップダウンカウンタ４は遅延アップダウン切換
信号Ｓ３に基づきクロック信号Ｓ１をクロック入力とし
てアンプカウントまたはダウンカウントし、遅延アンプ
ダウン切換信号Ｓ３がアップからダウンまたはダウンか
らアップに切換わるタイミングではストップ信号Ｓ４に
より計数動作を一時停止する。このように構成すれば、
アンプダウンの切換えによる誤計数を防止することがで
きる。
の原理を示すブ０７り図、第２図はその動作波形図であ
る。第１図において、４はアップダウンカウンタ、５は
信号処理回路である。言号処理回路５において、アップ
ダウン切換信号Ｓ２より所定の時間遅延を施した遅延ア
ップダウン切換信号Ｓ とこの遅延アップダウン切換信
号Ｓ３の切換わるタイミングを含む期間の時間幅を有す
るストップ信号Ｓ４とを作成する。そして、この遅延ア
ップダウン切換信号Ｓ３とストップ信号Ｓ４とをクロッ
ク信号Ｓ１ と共にアップダウンカウンタ４の入力と
する。アップダウンカウンタ４は遅延アップダウン切換
信号Ｓ３に基づきクロック信号Ｓ１をクロック入力とし
てアンプカウントまたはダウンカウントし、遅延アンプ
ダウン切換信号Ｓ３がアップからダウンまたはダウンか
らアップに切換わるタイミングではストップ信号Ｓ４に
より計数動作を一時停止する。このように構成すれば、
アンプダウンの切換えによる誤計数を防止することがで
きる。
第３図は本発明による非同期式アップダウンカウンタの
１例を示す具体回路、第４図はその創作波形図である。
１例を示す具体回路、第４図はその創作波形図である。
第３図において、４はアップダウンカウンタで、ＪＫフ
リップフロップ６〜９とフリップフロップのＱ出力また
はＱ出力を次段のフリップフロップに接続する切換ゲー
ト１０〜１２及び遅延アップダウン切換信号Ｓ３を反転
するインバータ１３とで溝成し、ＩＫ大入力共通に接続
してストップ信号Ｓ４を入力する。そして、初段のフリ
ップフロップ６に第１クロツク信号を入力して、遅延ア
ップダウン切換信号Ｓ３が高レベル”Ｈ”のときアップ
カウント、低レベル”Ｌ”のときダウンカウントするよ
うに構成する。信号処理回路５はアップダウン切換信号
Ｓ を第２クロツク信号Ｓ６により遅延するシフトレジ
スタをＤフリップフロップ１４．１５で構成し、Ｄフリ
ップ１４のＱ出力より遅延アンプダウン切換信号Ｓ３を
得る。また、アップダウン切換信号Ｓ２とＤフリップフ
ロップ１５のＱ出力Ｓ１６とをイクスクルーンブノア（
Ｅ ｘ −ＮＯＲ）ゲート１６に入力し、ストップ信号
Ｓ４を作成している。遅延アップダウン切換信号Ｓ と
ストップ信号Ｓ４ はアンプダウンカウンタ４に夫々入
力する。ここで、第２クロツク信号Ｓ５は第１クロツク
信号Ｓ１に比べて高い周波数に設定する。
リップフロップ６〜９とフリップフロップのＱ出力また
はＱ出力を次段のフリップフロップに接続する切換ゲー
ト１０〜１２及び遅延アップダウン切換信号Ｓ３を反転
するインバータ１３とで溝成し、ＩＫ大入力共通に接続
してストップ信号Ｓ４を入力する。そして、初段のフリ
ップフロップ６に第１クロツク信号を入力して、遅延ア
ップダウン切換信号Ｓ３が高レベル”Ｈ”のときアップ
カウント、低レベル”Ｌ”のときダウンカウントするよ
うに構成する。信号処理回路５はアップダウン切換信号
Ｓ を第２クロツク信号Ｓ６により遅延するシフトレジ
スタをＤフリップフロップ１４．１５で構成し、Ｄフリ
ップ１４のＱ出力より遅延アンプダウン切換信号Ｓ３を
得る。また、アップダウン切換信号Ｓ２とＤフリップフ
ロップ１５のＱ出力Ｓ１６とをイクスクルーンブノア（
Ｅ ｘ −ＮＯＲ）ゲート１６に入力し、ストップ信号
Ｓ４を作成している。遅延アップダウン切換信号Ｓ と
ストップ信号Ｓ４ はアンプダウンカウンタ４に夫々入
力する。ここで、第２クロツク信号Ｓ５は第１クロツク
信号Ｓ１に比べて高い周波数に設定する。
以上のように構成された非同期式アップダウンカウンタ
の動作を第４図の波形図により説明する。
の動作を第４図の波形図により説明する。
アップダウン切換信号Ｓ２が”Ｈ”のときアップダウン
カウンタ４はアンプカウント（ＵＰ）している。時刻ｔ
１でアップダウン切換信号Ｓ２が”Ｈ”から”Ｌ”に切
換わりアップからダウンになると、ストップ信号Ｓ４が
”Ｈ”から”Ｌ”になり、アップダウンカウンタ４の計
数動作を停止する。第２クロツク信号Ｓ により時刻ｔ
２で遅延アップダウン切換信号Ｓ３が”Ｈ”からＬ”に
切換わシ、アップダウンカウンタ４をアンプからダウン
に切換える。この切換えが終ると、同じく第２クロツク
信号Ｓ５にてさらに１クロツク遅延されたＤフリップフ
ロップ１５の出力Ｓ６が”Ｈ”から”Ｌ”に切換わり、
これによりストップ信号Ｓ４は“Ｌ”から”Ｈ″になり
、アップダウンカウンタ４の計数動作停止を解除する。
カウンタ４はアンプカウント（ＵＰ）している。時刻ｔ
１でアップダウン切換信号Ｓ２が”Ｈ”から”Ｌ”に切
換わりアップからダウンになると、ストップ信号Ｓ４が
”Ｈ”から”Ｌ”になり、アップダウンカウンタ４の計
数動作を停止する。第２クロツク信号Ｓ により時刻ｔ
２で遅延アップダウン切換信号Ｓ３が”Ｈ”からＬ”に
切換わシ、アップダウンカウンタ４をアンプからダウン
に切換える。この切換えが終ると、同じく第２クロツク
信号Ｓ５にてさらに１クロツク遅延されたＤフリップフ
ロップ１５の出力Ｓ６が”Ｈ”から”Ｌ”に切換わり、
これによりストップ信号Ｓ４は“Ｌ”から”Ｈ″になり
、アップダウンカウンタ４の計数動作停止を解除する。
この後、アップダウンカウンタ４はダウンカウント（Ｄ
ＯＷＮ）する。また、ダウンからアップに切換わる場合
も同様の動作をする。このようにすれば、アンプダウン
切換えによる誤計数を防止できる。なお、遅延アップダ
ウン切換信号Ｓ３の遅延時間は０〜１クロック分である
から、最悪でも１クロック分の遅延時間を確保したい場
合は、Ｄフリップフロップ１５のＱ出力Ｓ６を用いるか
、Ｄフリップフロップ１４を２段構成とすればよい。
ＯＷＮ）する。また、ダウンからアップに切換わる場合
も同様の動作をする。このようにすれば、アンプダウン
切換えによる誤計数を防止できる。なお、遅延アップダ
ウン切換信号Ｓ３の遅延時間は０〜１クロック分である
から、最悪でも１クロック分の遅延時間を確保したい場
合は、Ｄフリップフロップ１５のＱ出力Ｓ６を用いるか
、Ｄフリップフロップ１４を２段構成とすればよい。
発明の詳細
な説明したように、本発明によれば、非同期式アップダ
ウンカウンタにおいて、アンプダウン切換えのタイミン
グを含む期間に計数動作を一時停止する構成としたため
、アップダウン切換による誤計数を防止できると共に極
めて簡単な構成で具現することができ、その実用的効果
は太きい。
ウンカウンタにおいて、アンプダウン切換えのタイミン
グを含む期間に計数動作を一時停止する構成としたため
、アップダウン切換による誤計数を防止できると共に極
めて簡単な構成で具現することができ、その実用的効果
は太きい。
第１図は本発明における非同期式アップダウンカウンタ
の原理を示すブロック図、第２図はその動作波形図、第
３図は本発明による非同期式アラプダウンカウンタの１
倒を示す具体回路、第４図。 はその動作波形図、第５図は従来の非同期式アップダウ
ンカウンタの原理を示すブロック図である。 ４・・・・・・アップダウンカウンタ、５・・・・・・
信号処理回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第４図 第５図
の原理を示すブロック図、第２図はその動作波形図、第
３図は本発明による非同期式アラプダウンカウンタの１
倒を示す具体回路、第４図。 はその動作波形図、第５図は従来の非同期式アップダウ
ンカウンタの原理を示すブロック図である。 ４・・・・・・アップダウンカウンタ、５・・・・・・
信号処理回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第４図 第５図
Claims (1)
- 少なくともアップダウン切換信号の切換わるタイミング
を含む期間に計数動作を一時停止することを特徴とする
非同期式アップダウンカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22161384A JPS61100025A (ja) | 1984-10-22 | 1984-10-22 | 非同期式アツプダウンカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22161384A JPS61100025A (ja) | 1984-10-22 | 1984-10-22 | 非同期式アツプダウンカウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61100025A true JPS61100025A (ja) | 1986-05-19 |
Family
ID=16769493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22161384A Pending JPS61100025A (ja) | 1984-10-22 | 1984-10-22 | 非同期式アツプダウンカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61100025A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1592134A2 (en) | 2004-04-26 | 2005-11-02 | Sony Corporation | Counter circuit, AD conversion method, AD converter, semiconductor device for detecting distribution of physical quantities, and electronic apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5943013A (ja) * | 1982-09-03 | 1984-03-09 | Kansai Paint Co Ltd | エポキシ樹脂誘導体及びその製造方法 |
-
1984
- 1984-10-22 JP JP22161384A patent/JPS61100025A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5943013A (ja) * | 1982-09-03 | 1984-03-09 | Kansai Paint Co Ltd | エポキシ樹脂誘導体及びその製造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1592134A2 (en) | 2004-04-26 | 2005-11-02 | Sony Corporation | Counter circuit, AD conversion method, AD converter, semiconductor device for detecting distribution of physical quantities, and electronic apparatus |
| EP1592134A3 (en) * | 2004-04-26 | 2006-06-14 | Sony Corporation | Counter circuit, AD conversion method, AD converter, semiconductor device for detecting distribution of physical quantities, and electronic apparatus |
| US7292177B2 (en) | 2004-04-26 | 2007-11-06 | Sony Corporation | Counter circuit, AD conversion method, AD converter, semiconductor device for detecting distribution of physical quantities, and electronic apparatus |
| US7495597B2 (en) | 2004-04-26 | 2009-02-24 | Sony Corporation | Counter circuit, AD conversion method, AD converter, semiconductor device for detecting distribution of physical quantities, and electronic apparatus |
| EP2091154A1 (en) * | 2004-04-26 | 2009-08-19 | Sony Corporation | Counter circuit, AD conversion method, AD converter, semiconductor device for detecting distribution of physical quantities, and electronic apparatus |
| US7629914B2 (en) | 2004-04-26 | 2009-12-08 | Sony Corporation | Counter circuit, AD conversion method, AD converter, semiconductor device for detecting distribution of physical quantities, and electronic apparatus |
| EP2290822A1 (en) * | 2004-04-26 | 2011-03-02 | Sony Corporation | Counter circuit, AD conversion method, AD converter, semiconductor device for detecting distributiuon of physical quantities, and electronics apparatus |
| CN102594335A (zh) * | 2004-04-26 | 2012-07-18 | 索尼株式会社 | 计数器、模数转换方法、和固态成像器件 |
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