JPH0366845B2 - - Google Patents
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- JPH0366845B2 JPH0366845B2 JP63132954A JP13295488A JPH0366845B2 JP H0366845 B2 JPH0366845 B2 JP H0366845B2 JP 63132954 A JP63132954 A JP 63132954A JP 13295488 A JP13295488 A JP 13295488A JP H0366845 B2 JPH0366845 B2 JP H0366845B2
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- JP
- Japan
- Prior art keywords
- inverting logic
- output
- logic gate
- gate
- input
- Prior art date
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- 238000010586 diagram Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Description
本発明はMOS集積回路化に適したプリセツト
またはクリア付のフリツプフロツプ回路に関す
る。 本出願人は、Ｊ入力、Ｋ入力とかクロツク信号
に影響されずに、プリセツト、クリア入力で出力
Ｑ，のレベルを確定し得るＪ−Ｋフリツプフロ
ツプ回路として、第１図に示されるものを提案し
た（特願昭53−113341号）。いまこのフリツプフ
ロツプにプリセツトをかけた場合を考えてみる。
プリセツトもクリアもかけない場合は、Preset＝
“１”，Clear＝“１”なので、プリセツトをかけて
Preset＝“０”とすれば、インバータ１の出力は
“１”で、ノアゲート２の出力は“０”、従つて出
力Ｑは“１”となる。一方、インバータ３の出力
は“０”なので、ナンドゲート４の出力QMは
“１”であり、またクリア入力Clearは“１”なの
で、インバータ５の出力は“０”、インバータ６
の出力は“１”である。またオアゲート７の出力
は、インバータ１の出力が“１”であることによ
り、“１”となり、結局ナンドゲート８の入力は
全て“１”となるから、出力Mは“０”となる。
これによりアンドゲート９の出力は“０”で、結
局ノアゲート１０の入力は全て“０”となるか
ら、その出力QSは“１”、従つて出力は“０”
となるものである。このようにプリセツトをかけ
た場合にＱ＝１が定まるには、インバータ１、ノ
アゲート２、インバータ１１の３段のゲートで済
むが、出力＝０が定まるには、インバータ１，
３、ナンドゲート４，８、ノアゲート１０（アン
ドゲート９を含む）、インバータ１２の６段のゲ
ートを必要とする。またゲート１〜１７を見れば
分るように、第１図の回路は上側と下側が対称的
な構成だから、クリアをかけた場合も、上記プリ
セツトをかけた場合と同様のことがいえる。 なお上記ゲート段数を数えるとき、例えば前段
のアンドゲート９を含めて後段のノアゲート１０
を１段と数えたが、このことは集積回路において
は正しい。というのは、集積回路においては電源
（例えば接地）から出力（例えばゲート１０の出
力）までが１パスのものを１段とする。だから実
際の配線図でゲート９，１０を画くと、これら両
ゲート回路の電源からゲート１０の出力までが１
パスとなり、ゲート９，１０は分けられない関係
となり、従つてこれら両者でゲート１段と数え
る。このことは、後述のゲート段数の数え方でも
同じことが云える。 上記のようにプリセツト、クリア共に該信号が
入力されてから出力Ｑまたはが定まるには、ゲ
ート３段分の応答時間で済むが、逆相出力また
はＱに対してはゲート６段分の応答時間がかか
り、結局この応答時間が第１図の回路を用いた場
合のプリセツトまたはクリアをかけた時の応答時
間となる。 一方、クロツク入力Clockに対する第１図の回
路の応答時間を考えみると、この回路はクロツク
入力に対して“１”アクテイブだから、出力端
Ｑ，に応答時間は、QM，Mがクロツク入力＝
０の間に定まつていれば、ノアゲート２及びイン
バータ１１、またはノアゲート１０及びインバー
タ１２のゲート２段の応答時間で済む。 ところで、現在集積回路は高速動作、低消費電
力化を志向しており、第１図の回路について該回
路を構成するMOSトランジスタのスイツチング
速度を速めても、前述のように出力Ｑ，が定ま
るのにゲート段数の差があると、プリセツトまた
はクリアをかけるシステムの高速化が阻害される
ものであつた。またこのシステムを単チヤンネル
型MOSトランジスタで構成した場合には、両出
力Ｑ，が共に確実に定まるまでは、これら出力
が同レベルになり期間があり、その期間だけ出力
部に直流パスが生じて、無駄な電流が消費される
ものであつた。 本発明は上記実情に鑑みてなされたもので、プ
リセツトまたはクリアをかけた際に各出力端のレ
ベルが定まるまでの応答時間の差を少くすること
により、高速動作及び低消費電力化が可能となる
フリツプフロツプ回路を提供しようとするもので
ある。 以下第２図を参照して本発明の一実施例を説明
する。なお本実施例は第１図のものと構成的に対
応するので、対応する個所には同一符号を用い
る。第２図に示される如く入力Ｊは、インバータ
１５を介してオアゲート１４の一入力端に接続さ
れ、入力Ｋは、インバータ１６を介してオアゲー
ト７の一入力端に接続される。クロツク入力
Clockはインバータ１７を介してオアゲート１
４，７の一入力端に接続され、プリセツト入力
Presetはインバータ１を介してオアゲート７の一
入力端に接続され、クリア入力Clearはインバー
タ５を介してオアゲート１４の一入力端に接続さ
れる。オアゲート１４の出力端はナンドゲート４
の一入力端に接続され、オアゲート７の出力端は
ナンドゲート８の入力端に接続される。ナンドゲ
ート４の出力端はアンドゲート１３の一入力端及
びナンドゲート８の一入力端に接続され、ナンド
ゲート８の出力端はアンドゲート９の一入力端及
びナンドゲート４の一入力端に接続される。イン
バータ１７の出力端はアンドゲート１３，９の一
入力端に接続され、インバータ５の出力端はイン
バータ６を介してナンドゲート８の一入力端に接
続され、インバータ１の出力端はインバータ３を
介してナンドゲート４の一入力端に接続される。
アンドゲート１３の出力端はノアゲート２の一入
力端に、アンドゲート９の出力端はノアゲート１
０の一入力端に接続される。ノアゲート２の一入
力端にはインバータ１の出力端が、他の入力端に
はノアゲート１０の出力端が接続される。ノアゲ
ート１０の一入力端にはインバータ５の出力端
が、他の入力端にはノアゲート２の出力端が接続
される。 この第２図の回路において、ナンドゲート４，
８及びオアゲート７，１４はマスターフリツプフ
ロツプ回路１９を構成し、ノアゲート２，１０及
びアンドゲート９，１３はスレーブフリツプフロ
ツプ回路２０を構成している。 また第２図の回路ではプリセツト及びクリア
を、スレーブフリツプフロツプ２０の出力段に設
けられかつナンドゲート３１、オアゲート３３、
及びナンドゲート３２、オアゲート３４よりなる
出力論理回路にかけるようにしている。即ちナン
ドゲート３１の一入力端はインバータ３の出力端
に接続され、オアゲート３３の一入力端はノアゲ
ート２の出力端に接続され、オアゲート３３の他
の入力端はインバータ５の出力端に接続される。
またナンドゲート３２の一入力端はインバータ６
の出力端に接続され、オアゲート３４の一入力端
はノアゲート１０の出力端に接続され、オアゲー
ト３４の他の一入力端はインバータ１の出力端に
接続される。なお回路１８の部分は第１図の回路
１８と対応するものである。 上記マスターフリツプフロツプにプリセツトを
かけた場合、プリセツト入力Preset＝０、クリア
Clear＝１だから、インバータ１の出力は“１”、
これによりノアゲート２の出力は“０”である。
またインバータ３の出力は“０”、インバータ５
の出力も“０”により出力Ｑは“１”に設定され
る。一方、インバータ１の出力は“１”、インバ
ータ６の出力は“１”だからナンドゲートの出力
Ｑは“０”に設定される。 このように第２図の回路は、出力Ｑ側はインバ
ータ１，３、ナンドゲート３１の３段もしくはイ
ンバータ１、ノアゲート２、ナンドゲート３１の
３段で出力レベルが定まり、出力側はインバー
タ１、ナンドゲート３２の２段で定まる。しかも
両出力間の段数差は１段のみである。クリアをか
けた場合も同様である。 従つて第２図の回路は第１図のものと比較し
て、プリセツトをかけてから出力Ｑ，が定まる
までに要するゲート段数が少ないし、かつＱ，
間のゲート段数差は、４−３＝１段のみとなるか
ら、第２図の回路を構成する個々のMOSトラン
ジスタのスイツチング速度を早めれば、応答時間
を大幅に短縮できるようになる。また上記出力
Ｑ，間で応答時間差が少ないということは、出
力Ｑ，が同レベルになることにより生じる無駄
な電流を減少できるので、低消費電力化も可能と
なる。また第２図の回路は上側と下側つまりプリ
セツト入力供給ラインとクリア入力供給ラインが
対称的な構成であるから、クリアをかけた場合
も、上記プリセツトをかけた場合と同様のことが
言えるものである。 次に示す表は、第２図のフリツプフロツプ回路
の動作をまとめて表示した真理値表であり、第３
図は第２図の回路をCMOS（相補型MOS）回路で
実現した場合の具体的回路例である。
またはクリア付のフリツプフロツプ回路に関す
る。 本出願人は、Ｊ入力、Ｋ入力とかクロツク信号
に影響されずに、プリセツト、クリア入力で出力
Ｑ，のレベルを確定し得るＪ−Ｋフリツプフロ
ツプ回路として、第１図に示されるものを提案し
た（特願昭53−113341号）。いまこのフリツプフ
ロツプにプリセツトをかけた場合を考えてみる。
プリセツトもクリアもかけない場合は、Preset＝
“１”，Clear＝“１”なので、プリセツトをかけて
Preset＝“０”とすれば、インバータ１の出力は
“１”で、ノアゲート２の出力は“０”、従つて出
力Ｑは“１”となる。一方、インバータ３の出力
は“０”なので、ナンドゲート４の出力QMは
“１”であり、またクリア入力Clearは“１”なの
で、インバータ５の出力は“０”、インバータ６
の出力は“１”である。またオアゲート７の出力
は、インバータ１の出力が“１”であることによ
り、“１”となり、結局ナンドゲート８の入力は
全て“１”となるから、出力Mは“０”となる。
これによりアンドゲート９の出力は“０”で、結
局ノアゲート１０の入力は全て“０”となるか
ら、その出力QSは“１”、従つて出力は“０”
となるものである。このようにプリセツトをかけ
た場合にＱ＝１が定まるには、インバータ１、ノ
アゲート２、インバータ１１の３段のゲートで済
むが、出力＝０が定まるには、インバータ１，
３、ナンドゲート４，８、ノアゲート１０（アン
ドゲート９を含む）、インバータ１２の６段のゲ
ートを必要とする。またゲート１〜１７を見れば
分るように、第１図の回路は上側と下側が対称的
な構成だから、クリアをかけた場合も、上記プリ
セツトをかけた場合と同様のことがいえる。 なお上記ゲート段数を数えるとき、例えば前段
のアンドゲート９を含めて後段のノアゲート１０
を１段と数えたが、このことは集積回路において
は正しい。というのは、集積回路においては電源
（例えば接地）から出力（例えばゲート１０の出
力）までが１パスのものを１段とする。だから実
際の配線図でゲート９，１０を画くと、これら両
ゲート回路の電源からゲート１０の出力までが１
パスとなり、ゲート９，１０は分けられない関係
となり、従つてこれら両者でゲート１段と数え
る。このことは、後述のゲート段数の数え方でも
同じことが云える。 上記のようにプリセツト、クリア共に該信号が
入力されてから出力Ｑまたはが定まるには、ゲ
ート３段分の応答時間で済むが、逆相出力また
はＱに対してはゲート６段分の応答時間がかか
り、結局この応答時間が第１図の回路を用いた場
合のプリセツトまたはクリアをかけた時の応答時
間となる。 一方、クロツク入力Clockに対する第１図の回
路の応答時間を考えみると、この回路はクロツク
入力に対して“１”アクテイブだから、出力端
Ｑ，に応答時間は、QM，Mがクロツク入力＝
０の間に定まつていれば、ノアゲート２及びイン
バータ１１、またはノアゲート１０及びインバー
タ１２のゲート２段の応答時間で済む。 ところで、現在集積回路は高速動作、低消費電
力化を志向しており、第１図の回路について該回
路を構成するMOSトランジスタのスイツチング
速度を速めても、前述のように出力Ｑ，が定ま
るのにゲート段数の差があると、プリセツトまた
はクリアをかけるシステムの高速化が阻害される
ものであつた。またこのシステムを単チヤンネル
型MOSトランジスタで構成した場合には、両出
力Ｑ，が共に確実に定まるまでは、これら出力
が同レベルになり期間があり、その期間だけ出力
部に直流パスが生じて、無駄な電流が消費される
ものであつた。 本発明は上記実情に鑑みてなされたもので、プ
リセツトまたはクリアをかけた際に各出力端のレ
ベルが定まるまでの応答時間の差を少くすること
により、高速動作及び低消費電力化が可能となる
フリツプフロツプ回路を提供しようとするもので
ある。 以下第２図を参照して本発明の一実施例を説明
する。なお本実施例は第１図のものと構成的に対
応するので、対応する個所には同一符号を用い
る。第２図に示される如く入力Ｊは、インバータ
１５を介してオアゲート１４の一入力端に接続さ
れ、入力Ｋは、インバータ１６を介してオアゲー
ト７の一入力端に接続される。クロツク入力
Clockはインバータ１７を介してオアゲート１
４，７の一入力端に接続され、プリセツト入力
Presetはインバータ１を介してオアゲート７の一
入力端に接続され、クリア入力Clearはインバー
タ５を介してオアゲート１４の一入力端に接続さ
れる。オアゲート１４の出力端はナンドゲート４
の一入力端に接続され、オアゲート７の出力端は
ナンドゲート８の入力端に接続される。ナンドゲ
ート４の出力端はアンドゲート１３の一入力端及
びナンドゲート８の一入力端に接続され、ナンド
ゲート８の出力端はアンドゲート９の一入力端及
びナンドゲート４の一入力端に接続される。イン
バータ１７の出力端はアンドゲート１３，９の一
入力端に接続され、インバータ５の出力端はイン
バータ６を介してナンドゲート８の一入力端に接
続され、インバータ１の出力端はインバータ３を
介してナンドゲート４の一入力端に接続される。
アンドゲート１３の出力端はノアゲート２の一入
力端に、アンドゲート９の出力端はノアゲート１
０の一入力端に接続される。ノアゲート２の一入
力端にはインバータ１の出力端が、他の入力端に
はノアゲート１０の出力端が接続される。ノアゲ
ート１０の一入力端にはインバータ５の出力端
が、他の入力端にはノアゲート２の出力端が接続
される。 この第２図の回路において、ナンドゲート４，
８及びオアゲート７，１４はマスターフリツプフ
ロツプ回路１９を構成し、ノアゲート２，１０及
びアンドゲート９，１３はスレーブフリツプフロ
ツプ回路２０を構成している。 また第２図の回路ではプリセツト及びクリア
を、スレーブフリツプフロツプ２０の出力段に設
けられかつナンドゲート３１、オアゲート３３、
及びナンドゲート３２、オアゲート３４よりなる
出力論理回路にかけるようにしている。即ちナン
ドゲート３１の一入力端はインバータ３の出力端
に接続され、オアゲート３３の一入力端はノアゲ
ート２の出力端に接続され、オアゲート３３の他
の入力端はインバータ５の出力端に接続される。
またナンドゲート３２の一入力端はインバータ６
の出力端に接続され、オアゲート３４の一入力端
はノアゲート１０の出力端に接続され、オアゲー
ト３４の他の一入力端はインバータ１の出力端に
接続される。なお回路１８の部分は第１図の回路
１８と対応するものである。 上記マスターフリツプフロツプにプリセツトを
かけた場合、プリセツト入力Preset＝０、クリア
Clear＝１だから、インバータ１の出力は“１”、
これによりノアゲート２の出力は“０”である。
またインバータ３の出力は“０”、インバータ５
の出力も“０”により出力Ｑは“１”に設定され
る。一方、インバータ１の出力は“１”、インバ
ータ６の出力は“１”だからナンドゲートの出力
Ｑは“０”に設定される。 このように第２図の回路は、出力Ｑ側はインバ
ータ１，３、ナンドゲート３１の３段もしくはイ
ンバータ１、ノアゲート２、ナンドゲート３１の
３段で出力レベルが定まり、出力側はインバー
タ１、ナンドゲート３２の２段で定まる。しかも
両出力間の段数差は１段のみである。クリアをか
けた場合も同様である。 従つて第２図の回路は第１図のものと比較し
て、プリセツトをかけてから出力Ｑ，が定まる
までに要するゲート段数が少ないし、かつＱ，
間のゲート段数差は、４−３＝１段のみとなるか
ら、第２図の回路を構成する個々のMOSトラン
ジスタのスイツチング速度を早めれば、応答時間
を大幅に短縮できるようになる。また上記出力
Ｑ，間で応答時間差が少ないということは、出
力Ｑ，が同レベルになることにより生じる無駄
な電流を減少できるので、低消費電力化も可能と
なる。また第２図の回路は上側と下側つまりプリ
セツト入力供給ラインとクリア入力供給ラインが
対称的な構成であるから、クリアをかけた場合
も、上記プリセツトをかけた場合と同様のことが
言えるものである。 次に示す表は、第２図のフリツプフロツプ回路
の動作をまとめて表示した真理値表であり、第３
図は第２図の回路をCMOS（相補型MOS）回路で
実現した場合の具体的回路例である。
【表】
なお本発明は実施例のみに限定されるものでは
なく、例えばＪ，Ｋの両入力に“１”を供給すれ
ばバイナリーフリツプフロツプとなるように、
種々のフリツプフロツプに適用可能であり、また
CMOS型のみに限られず、片チヤネル型MOSな
ど種々のタイプのものに適用できる。また実施例
ではプリセツトとクリアの双方をかける構成とし
たが、いずれか一方のみとしてもよい。 以上説明した如く本発明によれば、プリセツト
またはクリアをかけた際に各出力端のレベルが定
まるまでの応答時間及びその差を少なくできるの
で、高速動作及び低消費電力化が可能なフリツプ
フロツプ回路を提供できるものである。
なく、例えばＪ，Ｋの両入力に“１”を供給すれ
ばバイナリーフリツプフロツプとなるように、
種々のフリツプフロツプに適用可能であり、また
CMOS型のみに限られず、片チヤネル型MOSな
ど種々のタイプのものに適用できる。また実施例
ではプリセツトとクリアの双方をかける構成とし
たが、いずれか一方のみとしてもよい。 以上説明した如く本発明によれば、プリセツト
またはクリアをかけた際に各出力端のレベルが定
まるまでの応答時間及びその差を少なくできるの
で、高速動作及び低消費電力化が可能なフリツプ
フロツプ回路を提供できるものである。
第１図はマスタースレーブフリツプフロツプ回
路図、第２図は本発明の一実施例の回路図、第３
図は第２図の具体例を示す回路図である。 １，３，５，６……インバータ、２，１０……
ノアゲート、４，８，３１，３２……ナンドゲー
ト、７，１４，３３，３４……オアゲート、９，
１３……アンドゲート、１９……マスターフリツ
プフロツプ、２０……スレーブフリツプフロツ
プ。
路図、第２図は本発明の一実施例の回路図、第３
図は第２図の具体例を示す回路図である。 １，３，５，６……インバータ、２，１０……
ノアゲート、４，８，３１，３２……ナンドゲー
ト、７，１４，３３，３４……オアゲート、９，
１３……アンドゲート、１９……マスターフリツ
プフロツプ、２０……スレーブフリツプフロツ
プ。
Claims (1)
- 【特許請求の範囲】 １ 第１の反転論理ゲート４の入出力端と第２の
反転論理ゲート８の出入力端とを互いに接続し前
記第１、第２の反転論理ゲートの一入力端にそれ
ぞれ第１の非反転論理ゲート１４、第２の非反転
論理ゲート７を縦続接続したマスターフリツプフ
ロツプと、第３の反転論理ゲート２の入出力端と
第４の反転論理ゲート１０の出入力端とを互いに
接続し前記第３、第４の反転論理ゲートの一入力
端にそれぞれ第３の非反転論理ゲート１３、第４
の非反転論理ゲート９と縦続接続し第３、第４の
非反転論理ゲートの一入力端にそれぞれ第１、第
２の反転論理ゲートの出力端が接続されたスレー
ブフリツプフロツプと、前記第３の反転論理ゲー
トの出力部に縦続接続された第５の反転論理ゲー
ト３１，３３と、前記第４の反転論理ゲートの出
力部に縦続接続された第６の反転論理ゲート３
２，３４と、第３、第６の反転論理ゲートの他の
入力端に制御信号を供給しかつ反転信号を第５の
反転論理ゲートの他の入力端に供給し、第５の反
転論理ゲートを介したスレーブフリツプフロツプ
の出力、及び第６の反転論理ゲートを介したスレ
ーブフリツプフロツプの反転出力を設定する制御
信号供給ラインとを具備したことを特徴とするフ
リツプフロツプ回路。 ２ 第１の反転論理ゲート４の入出力端と第２の
反転論理ゲート８の出入力端とを互いに接続し前
記第１、第２の反転論理ゲートの一入力端にそれ
ぞれ第１の非反転論理ゲート１４、第２の非反転
論理ゲート７を縦続接続したマスターフリツプフ
ロツプと、第３の反転論理ゲート２の入出力端と
第４の反転論理ゲート１０の出入力端とを互いに
接続し前記第３、第４の反転論理ゲートの一入力
端にそれぞれ第３の非反転論理ゲート１３、第４
の非反転論理ゲート９を縦続接続し第３、第４の
非反転論理ゲートの一入力端にそれぞれ第１、第
２の反転論理ゲートの出力端が接続されたスレー
ブフリツプフロツプと、前記第３の反転論理ゲー
トの出力部に縦続接続された第５の反転論理ゲー
ト３１，３３と、前記第４の反転論理ゲートの出
力部に縦続接続された第６の反転論理ゲート３
２，３４と、第３、第６の反転論理ゲートの他の
入力端にプリセツト入力を供給しかつ反転信号を
第５の反転論論ゲートの他の入力端に供給し、第
５の反転論理ゲートを介したスレーブフリツプフ
ロツプの出力、及び第６の反転論理ゲートを介し
たスレーブフリツプフロツプの反転出力を設定す
るプリセツト入力供給ラインと、第４、第５の反
転論理ゲートの他の入力端にクリア入力を供給し
かつその反転入力を第６の反転論理ゲートの他の
入力端に供給し、第５の反転論理ゲートを介した
スレーブフリツプフロツプの出力、及び第６の反
転論理ゲートを介したスレーブフリツプフロツプ
の反転出力を設定するクリア入力供給ラインとを
具備したことを特徴とするフリツプフロツプ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63132954A JPS6453620A (en) | 1988-05-31 | 1988-05-31 | Flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63132954A JPS6453620A (en) | 1988-05-31 | 1988-05-31 | Flip-flop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6453620A JPS6453620A (en) | 1989-03-01 |
| JPH0366845B2 true JPH0366845B2 (ja) | 1991-10-18 |
Family
ID=15093383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63132954A Granted JPS6453620A (en) | 1988-05-31 | 1988-05-31 | Flip-flop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6453620A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5037587A (en) * | 1989-07-17 | 1991-08-06 | Mitsui Toatsu Chemicals, Inc. | Preparation process of polyimide film |
-
1988
- 1988-05-31 JP JP63132954A patent/JPS6453620A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6453620A (en) | 1989-03-01 |
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