JPH0453450B2 - - Google Patents
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- Publication number
- JPH0453450B2 JPH0453450B2 JP63132955A JP13295588A JPH0453450B2 JP H0453450 B2 JPH0453450 B2 JP H0453450B2 JP 63132955 A JP63132955 A JP 63132955A JP 13295588 A JP13295588 A JP 13295588A JP H0453450 B2 JPH0453450 B2 JP H0453450B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- inverting logic
- input
- logic gate
- gate
- Prior art date
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- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Description
本発明はMOS集積回路化に適したプリセツト
またはクリア付のフリツプフロツプ回路に関す
る。 本出願人は、Ｊ入力、Ｋ入力とかクロツク信号
に影響されずに、プリセツト、クリア入力で出力
Ｑ，のレベルを確定し得るＪ−Ｋフリツプフロ
ツプ回路として、第１図に示されるものを提案し
た（特願昭53−113341号）。いまこのフリツプフ
ロツプにプリセツトをかけた場合を考えてみる。
プリセツトもクリアもかけない場合は、Preset＝
≫１”、Clear＝≫１”なので、プリセツトをかけ
てPreset＝≫０”とすれば、インバータ１の出力
は≫１”で、ノアゲート２の出力は≫０”、従つ
て出力Ｑは≫１”となる。一方、インバータ３の
出力は≫０”なので、ナンドゲート４の出力QM
は≫１”であり、またクリア入力Clearは≫１”
なので、インバータ５の出力は≫０”、インバー
タ６の出力は≫１”である。またオアゲート７の
出力は、インバータ１の出力が≫１”であること
により、≫１”となり、結局ナンドゲート８の入
力は全て≫１”となるから、出力Mは≫０”と
なる。これによりアンドゲート９の出力は≫０”
で、結局ノアゲート１０の入力は全て≫０”とな
るから、その出力QSは≫１”、従つては≫０”
となるものである。このようにプリセツトをかけ
た場合にＱ＝１が定まるには、インバータ１、ノ
アゲート２、インバータ１１の３段のゲートで済
むが、出力＝０が定まるには、インバータ１，
３、ナンドゲート４，８、ノアゲート１０（アン
ドゲート９を含む）、インバータ１２の６段のゲ
ートを必要とする。またゲート１〜１７を見れば
分るように、第１図の回路は上側と下側が対称的
な構成だから、クリアをかけた場合も、上記プリ
セツトをかけた場合と同様のことがいえる。 なお上記ゲート段数を数えるとき、例えば前段
のアンドゲート９を含めて後段のノアゲート１０
を１段と数えたが、このことは集積回路において
は正しい。というのは、集積回路においては電源
（例えば接地）から出力（例えばゲート１０の出
力）までが１パスのものを１段とする。だから実
際の配線図でゲート９，１０を画くと、これら両
ゲート回路の電源からゲート１０の出力までが１
パスとなり、ゲート９，１０は分けられない関係
となり、従つてこれら両者でゲート１段と数え
る。このことは、後述のゲート段数の数え方でも
同じことが言える。 上記のようにプリセツト、クリア共に該信号が
入力されてから出力Ｑまたはが定まるには、ゲ
ート３段分の応答時間で済むが、逆相出力また
はＱに対してはゲート６段分の応答時間がかか
り、結局この応答時間が第１図の回路を用いた場
合のプリセツトまたはクリアをかけた時の応答時
間となる。 一方、クロツク入力Clockに対する第１図の回
路の応答時間を考えてみると、この回路はクロツ
ク入力に対して≫１”アクテイブだから、出力端
Ｑ，の応答時間は、QM，Mがクロツク入力＝
０の間に定まつていれば、ノアゲート２及びイン
バータ１１、またはノアゲート１０及びインバー
タ１２のゲート２段の応答時間で済む。 ところで、現在集積回路は高速動作、低消費電
力化を志向しており、第１図の回路について該回
路を構成するMOSトランジスタのスイツチング
速度を速めても、前述のように出力Ｑ，が定ま
るのにゲート段数の差があると、プリセツトまた
はクリアをかけるシステムの高速化が阻害される
ものであつた。またこのシステムを単チヤンネル
型MOSトランジスタで構成した場合には、両出
力Ｑ，が共に確実に定まるまでは、これら出力
が同レベルになる期間があり、その期間だけ出力
部に直流パスが生じて、無駄な電流が消費される
ものであつた。 本発明は上記実情に鑑みてなされたもので、プ
リセツトまたはクリアをかけた際に各出力端のレ
ベルが定まるまでの応答時間の差を少くすること
により、高速動作及び低消費電力化が可能となる
フリツプフロツプ回路を提供しようとするもので
ある。 以下図面を参照して本発明の一実施例を説明す
る。第２図は本発明にＤ型フリツプフロツプを用
いた場合の実施例である。なお本実施例におい
て、前記第１図のものと対応し得る個所には同一
符号を用い、かつ適宜ダツシユを付しておく。第
２図に示される如く入力Ｄの供給端は、インバー
タ４１を介してアンドゲート１４′の一入力端に
接続され、またインバータ４１の出力端はインバ
ータ４２を介してアンドゲート７′の一入力端に
接続される。また第２図の回路は、ノアゲート
４′の入出力端とノアゲート８′の出入力端とを互
いに接続しかつノアゲート４′，８′の一入力端に
それぞれアンドゲート１４′，７′を縦続接続した
マスターフリツプフロツプ１９を構成し、またア
ンドゲート４６の出力を一入力とするノアゲート
２′からなる第１の反転論理ゲートの入出力端と、
アンドゲート４４の出力を一入力とするノアゲー
ト１０′からなる第２の反転論理ゲートとの出入
力端とを互いに接続し、アンドゲート４６，４４
の入力端にそれぞれオアゲート４５，４３を縦続
接続し、このオアゲート４５，４３の一入力端に
それぞれノアゲート４′，８′の出力端を接続した
スレーブフリツプフロツプ２０を構成する。また
プリセツト入力Presetを、インバータ１′を介し
てノアゲート２′，８′の各一入力端に接続し、イ
ンバータ１′の出力端を、インバータ３′を介して
アンドゲート１４′の一入力端に接続する。クリ
ア入力Clearはインバータ５′を介してノアゲート
４′，１０′の各一入力端に接続し、インバータ
５′の出力を、インバータ６′を介してアンドゲー
ト７′の一入力端に接続する。またクロツク入力
Clockは、インバータ１７′を介してアンドゲー
ト１４′，７′、オアゲート４５，４３の各一入力
端に接続する。ノアゲート２′の出力はインバー
タ１１′を介してフリツプフロツプ出力Ｑを得、
ノアゲート１０′の出力はインバータ１２′を介し
てフリツプフロツプ出力を得るようにしてい
る。 この第２図の回路にプリセツトをかけた場合、
プリセツト入力Preset＝０、クリア入力Clear＝
１だから、インバータ１′の出力は≫１”、これに
よりノアゲート２′の出力は≫０”、従つてインバ
ータ１１′の出力Ｑは≫１”となる。この時ノア
ゲート２′の出力≫０”はアンドゲート４４の一
入力となるため、アンドゲート４４の出力は一義
的に≫０”となる。しかもインバータ５′の出力
も≫０”だからノアゲート１０′の出力は≫１”、
従つてインバータ１２′の出力は≫０”に設定
される。即ち上記出力Ｑ，は、オアゲート４
５，４３の如何にかかわらずプリセツト入力によ
つて設定が行なわれるものである。 この第２図の回路にプリセツトをかけた場合
は、出力Ｑ側はインバータ１′、ノアゲート２′、
インバータ１１′の３段で出力レベルが定まり、
出力側はインバータ１′、ノアゲート２′，１
０′、インバータ１２′の４段で定まる。両出力間
の段差は１段のみである。 従つて第２図の回路は第１図のものと比較し
て、プリセツトをかけてから出力Ｑ，が定まる
までに要するゲート段数が少ないし、かつＱ，
間のゲート段数差は、４−３＝１段のみとなるか
ら、第２図の回路を構成する個々のMOSトラン
ジスタのスイツチング速度を早めれば、応答時間
を大幅に短縮できるようになる。また上記出力
Ｑ，間で応答時間差が少ないということは、出
力Ｑ，が同レベルになることにより生じる無駄
な電流を減少できるので、低消費電力化も可能と
なる。また第２図の回路は上側と下側つまりプリ
セツト入力供給ラインとクリア入力供給ラインが
対称的な構成であるから、クリアをかけた場合
も、上記プリセツトをかけた場合と同様のことが
言えるものである。 次に示す表は、第２図のフリツプフロツプ回路
の動作をまとめて表示した真理値表であり、第３
図ａは第２図の回路をCMOS（相補型MOS）回路
で実現した場合の具体的回路例、第３図ｂは第３
図ａの動作波形図である。
またはクリア付のフリツプフロツプ回路に関す
る。 本出願人は、Ｊ入力、Ｋ入力とかクロツク信号
に影響されずに、プリセツト、クリア入力で出力
Ｑ，のレベルを確定し得るＪ−Ｋフリツプフロ
ツプ回路として、第１図に示されるものを提案し
た（特願昭53−113341号）。いまこのフリツプフ
ロツプにプリセツトをかけた場合を考えてみる。
プリセツトもクリアもかけない場合は、Preset＝
≫１”、Clear＝≫１”なので、プリセツトをかけ
てPreset＝≫０”とすれば、インバータ１の出力
は≫１”で、ノアゲート２の出力は≫０”、従つ
て出力Ｑは≫１”となる。一方、インバータ３の
出力は≫０”なので、ナンドゲート４の出力QM
は≫１”であり、またクリア入力Clearは≫１”
なので、インバータ５の出力は≫０”、インバー
タ６の出力は≫１”である。またオアゲート７の
出力は、インバータ１の出力が≫１”であること
により、≫１”となり、結局ナンドゲート８の入
力は全て≫１”となるから、出力Mは≫０”と
なる。これによりアンドゲート９の出力は≫０”
で、結局ノアゲート１０の入力は全て≫０”とな
るから、その出力QSは≫１”、従つては≫０”
となるものである。このようにプリセツトをかけ
た場合にＱ＝１が定まるには、インバータ１、ノ
アゲート２、インバータ１１の３段のゲートで済
むが、出力＝０が定まるには、インバータ１，
３、ナンドゲート４，８、ノアゲート１０（アン
ドゲート９を含む）、インバータ１２の６段のゲ
ートを必要とする。またゲート１〜１７を見れば
分るように、第１図の回路は上側と下側が対称的
な構成だから、クリアをかけた場合も、上記プリ
セツトをかけた場合と同様のことがいえる。 なお上記ゲート段数を数えるとき、例えば前段
のアンドゲート９を含めて後段のノアゲート１０
を１段と数えたが、このことは集積回路において
は正しい。というのは、集積回路においては電源
（例えば接地）から出力（例えばゲート１０の出
力）までが１パスのものを１段とする。だから実
際の配線図でゲート９，１０を画くと、これら両
ゲート回路の電源からゲート１０の出力までが１
パスとなり、ゲート９，１０は分けられない関係
となり、従つてこれら両者でゲート１段と数え
る。このことは、後述のゲート段数の数え方でも
同じことが言える。 上記のようにプリセツト、クリア共に該信号が
入力されてから出力Ｑまたはが定まるには、ゲ
ート３段分の応答時間で済むが、逆相出力また
はＱに対してはゲート６段分の応答時間がかか
り、結局この応答時間が第１図の回路を用いた場
合のプリセツトまたはクリアをかけた時の応答時
間となる。 一方、クロツク入力Clockに対する第１図の回
路の応答時間を考えてみると、この回路はクロツ
ク入力に対して≫１”アクテイブだから、出力端
Ｑ，の応答時間は、QM，Mがクロツク入力＝
０の間に定まつていれば、ノアゲート２及びイン
バータ１１、またはノアゲート１０及びインバー
タ１２のゲート２段の応答時間で済む。 ところで、現在集積回路は高速動作、低消費電
力化を志向しており、第１図の回路について該回
路を構成するMOSトランジスタのスイツチング
速度を速めても、前述のように出力Ｑ，が定ま
るのにゲート段数の差があると、プリセツトまた
はクリアをかけるシステムの高速化が阻害される
ものであつた。またこのシステムを単チヤンネル
型MOSトランジスタで構成した場合には、両出
力Ｑ，が共に確実に定まるまでは、これら出力
が同レベルになる期間があり、その期間だけ出力
部に直流パスが生じて、無駄な電流が消費される
ものであつた。 本発明は上記実情に鑑みてなされたもので、プ
リセツトまたはクリアをかけた際に各出力端のレ
ベルが定まるまでの応答時間の差を少くすること
により、高速動作及び低消費電力化が可能となる
フリツプフロツプ回路を提供しようとするもので
ある。 以下図面を参照して本発明の一実施例を説明す
る。第２図は本発明にＤ型フリツプフロツプを用
いた場合の実施例である。なお本実施例におい
て、前記第１図のものと対応し得る個所には同一
符号を用い、かつ適宜ダツシユを付しておく。第
２図に示される如く入力Ｄの供給端は、インバー
タ４１を介してアンドゲート１４′の一入力端に
接続され、またインバータ４１の出力端はインバ
ータ４２を介してアンドゲート７′の一入力端に
接続される。また第２図の回路は、ノアゲート
４′の入出力端とノアゲート８′の出入力端とを互
いに接続しかつノアゲート４′，８′の一入力端に
それぞれアンドゲート１４′，７′を縦続接続した
マスターフリツプフロツプ１９を構成し、またア
ンドゲート４６の出力を一入力とするノアゲート
２′からなる第１の反転論理ゲートの入出力端と、
アンドゲート４４の出力を一入力とするノアゲー
ト１０′からなる第２の反転論理ゲートとの出入
力端とを互いに接続し、アンドゲート４６，４４
の入力端にそれぞれオアゲート４５，４３を縦続
接続し、このオアゲート４５，４３の一入力端に
それぞれノアゲート４′，８′の出力端を接続した
スレーブフリツプフロツプ２０を構成する。また
プリセツト入力Presetを、インバータ１′を介し
てノアゲート２′，８′の各一入力端に接続し、イ
ンバータ１′の出力端を、インバータ３′を介して
アンドゲート１４′の一入力端に接続する。クリ
ア入力Clearはインバータ５′を介してノアゲート
４′，１０′の各一入力端に接続し、インバータ
５′の出力を、インバータ６′を介してアンドゲー
ト７′の一入力端に接続する。またクロツク入力
Clockは、インバータ１７′を介してアンドゲー
ト１４′，７′、オアゲート４５，４３の各一入力
端に接続する。ノアゲート２′の出力はインバー
タ１１′を介してフリツプフロツプ出力Ｑを得、
ノアゲート１０′の出力はインバータ１２′を介し
てフリツプフロツプ出力を得るようにしてい
る。 この第２図の回路にプリセツトをかけた場合、
プリセツト入力Preset＝０、クリア入力Clear＝
１だから、インバータ１′の出力は≫１”、これに
よりノアゲート２′の出力は≫０”、従つてインバ
ータ１１′の出力Ｑは≫１”となる。この時ノア
ゲート２′の出力≫０”はアンドゲート４４の一
入力となるため、アンドゲート４４の出力は一義
的に≫０”となる。しかもインバータ５′の出力
も≫０”だからノアゲート１０′の出力は≫１”、
従つてインバータ１２′の出力は≫０”に設定
される。即ち上記出力Ｑ，は、オアゲート４
５，４３の如何にかかわらずプリセツト入力によ
つて設定が行なわれるものである。 この第２図の回路にプリセツトをかけた場合
は、出力Ｑ側はインバータ１′、ノアゲート２′、
インバータ１１′の３段で出力レベルが定まり、
出力側はインバータ１′、ノアゲート２′，１
０′、インバータ１２′の４段で定まる。両出力間
の段差は１段のみである。 従つて第２図の回路は第１図のものと比較し
て、プリセツトをかけてから出力Ｑ，が定まる
までに要するゲート段数が少ないし、かつＱ，
間のゲート段数差は、４−３＝１段のみとなるか
ら、第２図の回路を構成する個々のMOSトラン
ジスタのスイツチング速度を早めれば、応答時間
を大幅に短縮できるようになる。また上記出力
Ｑ，間で応答時間差が少ないということは、出
力Ｑ，が同レベルになることにより生じる無駄
な電流を減少できるので、低消費電力化も可能と
なる。また第２図の回路は上側と下側つまりプリ
セツト入力供給ラインとクリア入力供給ラインが
対称的な構成であるから、クリアをかけた場合
も、上記プリセツトをかけた場合と同様のことが
言えるものである。 次に示す表は、第２図のフリツプフロツプ回路
の動作をまとめて表示した真理値表であり、第３
図ａは第２図の回路をCMOS（相補型MOS）回路
で実現した場合の具体的回路例、第３図ｂは第３
図ａの動作波形図である。
【表】
なお本発明は実施例のみに限定されるものでは
なく、例えば種々のフリツプフロツプに適用可能
であり、またCMOS型のみに限られず、片チヤ
ネル型MOSなど種々のタイプのものに適用でき
る。また実施例ではプリセツトとクリアの双方を
かける構成としたが、いずれか一方のみとしても
よい。 以上説明した如く本発明によれば、プリセツト
またはクリアをかけた際に各出力端のレベルが定
まるまでの応答時間及びその差を少なくできるの
で、高速動作及び低消費電力化が可能なフリツプ
フロツプ回路を提供できるものである。
なく、例えば種々のフリツプフロツプに適用可能
であり、またCMOS型のみに限られず、片チヤ
ネル型MOSなど種々のタイプのものに適用でき
る。また実施例ではプリセツトとクリアの双方を
かける構成としたが、いずれか一方のみとしても
よい。 以上説明した如く本発明によれば、プリセツト
またはクリアをかけた際に各出力端のレベルが定
まるまでの応答時間及びその差を少なくできるの
で、高速動作及び低消費電力化が可能なフリツプ
フロツプ回路を提供できるものである。
第１図はマスタースレーブフリツプフロツプ回
路図、第２図は本発明の実施例の回路図、第３図
ａは第２図の具体例を示す回路図、同図ｂは同図
ａの動作を示すタイミング波形図である。 １′，３′，５′，６′，１１′，１２′…インバー
タ、２′，４′，８′，１０′…ノアゲート、７′，
１４′４４，４６…アンドゲート、４３，４５…
オアゲート、１９…マスターフリツプフロツプ、
２０…スレーブフリツプフロツプ。
路図、第２図は本発明の実施例の回路図、第３図
ａは第２図の具体例を示す回路図、同図ｂは同図
ａの動作を示すタイミング波形図である。 １′，３′，５′，６′，１１′，１２′…インバー
タ、２′，４′，８′，１０′…ノアゲート、７′，
１４′４４，４６…アンドゲート、４３，４５…
オアゲート、１９…マスターフリツプフロツプ、
２０…スレーブフリツプフロツプ。
Claims (1)
- 【特許請求の範囲】 １ 第１の反転論理ゲート４′の入出力端と第２
の反転論理ゲート８′の出入力端とを互いに接続
し前記第１、第２の反転論理ゲートの一入力端に
それぞれ第１の非反転論理ゲート１４′、第２の
非反転論理ゲート７′を縦続接続したマスターフ
リツプフロツプと、第３の反転論理ゲート２′，
４６の入出力端と第４の反転論理ゲート１０′，
４４の出入力端とを互いに接続し前記第３、第４
の反転論理ゲートの一入力端にそれぞれ第３の非
反転論理ゲート４５、第４の非反転論理ゲート４
３を縦続接続し第３、第４の非反転論理ゲートの
一入力端にそれぞれ第１、第２の反転論理ゲート
の出力端が接続されたスレーブフリツプフロツプ
と、制御信号を第３の反転論理ゲートの他の入力
端に供給しかつ第３の反転論理ゲートの出力を第
４の反転論理ゲートの他の入力端に供給し、前記
スレーブフリツプフロツプの出力及びその反転出
力を設定する制御信号供給ラインとを具備し、前
記第４の反転論理ゲートの他の入力端に、この入
力端への入力以外の入力で第４の反転論理ゲート
の出力が決まる論理信号が与えられたとき、前記
第３、第４の非反転論理ゲートの出力に係わら
ず、前記制御信号によつて前記スレーブフリツプ
フロツプの出力及び反転出力の設定が行なわれる
構成としたことを特徴とするフリツプフロツプ回
路。 ２ 第１の反転論理ゲート４′の入出力端と第２
の反転論理ゲート８′の出入力端とを互いに接続
し前記第１、第２の反転論理ゲートの一入力端に
それぞれ第１の非反転論理ゲート１４′、第２の
非反転論理ゲート７′を縦続接続したマスターフ
リツプフロツプと、第３の反転論理ゲート２′，
４６の入出力端と第４の反転論理ゲート１０′，
４４の出入力端とを互いに接続し前記第３、第４
の反転論理ゲートの一入力端にそれぞれ第３の非
反転論理ゲート４５、第４の非反転論理ゲート４
３を縦続接続し第３、第４の非反転論理ゲートの
一入力端にそれぞれ第１、第２の反転論理ゲート
の出力端が接続されたスレーブフリツプフロツプ
と、プリセツト入力を第３の反転論理ゲートの他
の入力端に供給しかつ第３の反転論理ゲートの出
力を第４の反転論理ゲートの他の入力端に供給
し、前記スレーブフリツプフロツプの出力及びそ
の反転出力を設定するプリセツト信号供給ライン
と、クリア入力を第４の反転論理ゲートの他の入
力端に供給しかつ第４の反転論理ゲートの出力を
第３の反転論理ゲートの他の入力端に供給し、前
記スレーブフリツプフロツプの出力及びその反転
出力を設定するクリア入力供給ラインとを具備
し、前記第３、第４の非反転論理ゲートの出力に
係わらず、前記プリセツト入力またはクリア入力
によつて前記スレーブフリツプフロツプの出力及
び反転出力の設定が行なわれる構成としたことを
特徴とするフリツプフロツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63132955A JPS6457815A (en) | 1988-05-31 | 1988-05-31 | Flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63132955A JPS6457815A (en) | 1988-05-31 | 1988-05-31 | Flip-flop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6457815A JPS6457815A (en) | 1989-03-06 |
| JPH0453450B2 true JPH0453450B2 (ja) | 1992-08-26 |
Family
ID=15093405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63132955A Granted JPS6457815A (en) | 1988-05-31 | 1988-05-31 | Flip-flop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6457815A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5246064A (en) * | 1975-10-07 | 1977-04-12 | Teijin Ltd | Process for preparation of novel tetrahydrofuran derivatives |
| JPS54148463A (en) * | 1978-05-15 | 1979-11-20 | Nec Corp | Jk flip-flop |
-
1988
- 1988-05-31 JP JP63132955A patent/JPS6457815A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5246064A (en) * | 1975-10-07 | 1977-04-12 | Teijin Ltd | Process for preparation of novel tetrahydrofuran derivatives |
| JPS54148463A (en) * | 1978-05-15 | 1979-11-20 | Nec Corp | Jk flip-flop |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6457815A (en) | 1989-03-06 |
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