JPH08298443A - Ｄ型フリップフロップ - Google Patents
Ｄ型フリップフロップInfo
- Publication number
- JPH08298443A JPH08298443A JP7101077A JP10107795A JPH08298443A JP H08298443 A JPH08298443 A JP H08298443A JP 7101077 A JP7101077 A JP 7101077A JP 10107795 A JP10107795 A JP 10107795A JP H08298443 A JPH08298443 A JP H08298443A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- inverter
- signal
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 Ｄ型フリップフロップの回路規模を縮小す
る。 【構成】 信号の入力側に接続された第１のトランジス
タ２と、この第１のトランジスタ２の出力側に接続され
た第３のトランジスタ６と、この第３のトランジスタ６
の出力側に接続された第４のトランジスタ７と、前記第
４のトランジスタ７の出力側が出力端子10と第１のイン
バータ８に接続される。そして第１のインバータ８の出
力側に接続された第２のインバータ９とで帰還回路を構
成し、この帰還回路の出力側に第２のトランジスタ３が
接続され、第２のトランジスタ３の出力側が第１のトラ
ンジスタ３の出力側とともに第３のトランジスタ６の入
力に接続される。したがって、第１〜第４のトランジス
タの４個と第１，第２のインバータ８，９のトランジス
タ４個の計８個で構成される
る。 【構成】 信号の入力側に接続された第１のトランジス
タ２と、この第１のトランジスタ２の出力側に接続され
た第３のトランジスタ６と、この第３のトランジスタ６
の出力側に接続された第４のトランジスタ７と、前記第
４のトランジスタ７の出力側が出力端子10と第１のイン
バータ８に接続される。そして第１のインバータ８の出
力側に接続された第２のインバータ９とで帰還回路を構
成し、この帰還回路の出力側に第２のトランジスタ３が
接続され、第２のトランジスタ３の出力側が第１のトラ
ンジスタ３の出力側とともに第３のトランジスタ６の入
力に接続される。したがって、第１〜第４のトランジス
タの４個と第１，第２のインバータ８，９のトランジス
タ４個の計８個で構成される
Description
【０００１】
【産業上の利用分野】本発明は、Ｄ型フリップフロップ
に関するものである。
に関するものである。
【０００２】
【従来の技術】図３は従来のＤ型フリップフロップの回
路図を示し、これは、２つずつのトライステートインバ
ータと２つのインバータより構成されている。即ち、第
１のトライステートインバータ12と第４のトライステー
トインバータ15は正論理で、第２のトライステートイン
バータ13と第３のトライステートインバータ14は負論理
で動作するようにクロック入力端子５に各々接続され
る。第１のインバータ８と第１，第２のトライステート
インバータ12，13でマスター回路(ａ)を構成し、第２の
インバータ９と第３，第４のトライステートインバータ
14，15でスレーブ回路(ｂ)を構成する。
路図を示し、これは、２つずつのトライステートインバ
ータと２つのインバータより構成されている。即ち、第
１のトライステートインバータ12と第４のトライステー
トインバータ15は正論理で、第２のトライステートイン
バータ13と第３のトライステートインバータ14は負論理
で動作するようにクロック入力端子５に各々接続され
る。第１のインバータ８と第１，第２のトライステート
インバータ12，13でマスター回路(ａ)を構成し、第２の
インバータ９と第３，第４のトライステートインバータ
14，15でスレーブ回路(ｂ)を構成する。
【０００３】以上のように構成されたＤ型フリップフロ
ップの動作を説明する。
ップの動作を説明する。
【０００４】第１段階ではクロック入力端子５に入力さ
れたクロック信号”Ｈ”の入力により、第１，第４のト
ライステートインバータ12，15がＯＮ、第２，第３のト
ライステートインバータ13，14がＯＦＦする。このと
き、マスター回路(ａ)では新たな信号を入力端子１から
取り込む。スレーブ回路(ｂ)では第４のトライステート
インバータ15が帰還回路になっているため前の信号を保
持し、出力端子10から出力する。
れたクロック信号”Ｈ”の入力により、第１，第４のト
ライステートインバータ12，15がＯＮ、第２，第３のト
ライステートインバータ13，14がＯＦＦする。このと
き、マスター回路(ａ)では新たな信号を入力端子１から
取り込む。スレーブ回路(ｂ)では第４のトライステート
インバータ15が帰還回路になっているため前の信号を保
持し、出力端子10から出力する。
【０００５】第２段階ではクロック入力端子５に入力さ
れたクロック信号”Ｌ”の入力により、第１，第４のト
ライステートインバータ12，15がＯＦＦ、第２，第３の
トライステートインバータ13，14がＯＮする。このと
き、マスター回路(ａ)では第１段階で取り込んだ新たな
信号を第２のトライステートインバータ13の帰還により
保持する。スレーブ回路(ｂ)では、第３のトライステー
トインバータ14がＯＮしているため、マスター回路(ａ)
からの信号を受けて、出力端子10から出力する。この信
号は、第１段階でマスター回路(ａ)に入力されたもので
ある。
れたクロック信号”Ｌ”の入力により、第１，第４のト
ライステートインバータ12，15がＯＦＦ、第２，第３の
トライステートインバータ13，14がＯＮする。このと
き、マスター回路(ａ)では第１段階で取り込んだ新たな
信号を第２のトライステートインバータ13の帰還により
保持する。スレーブ回路(ｂ)では、第３のトライステー
トインバータ14がＯＮしているため、マスター回路(ａ)
からの信号を受けて、出力端子10から出力する。この信
号は、第１段階でマスター回路(ａ)に入力されたもので
ある。
【０００６】この後、クロック入力により、前記第１段
階へと移り、出力信号を保持する。
階へと移り、出力信号を保持する。
【０００７】このように、Ｄ型フリップフロップは１ビ
ットメモリとして動作し、新しいクロック入力があるま
で前の信号を保持する。
ットメモリとして動作し、新しいクロック入力があるま
で前の信号を保持する。
【０００８】
【発明が解決しようとする課題】ところで、従来のＤ型
フリップフロップ回路は、マスター回路(ａ)とスレーブ
回路(ｂ)の構成上、各第１〜第４のトライステートイン
バータ12〜15は４個ずつのトランジスタを用い16個、ま
た、各第１，第２のインバータ８，９は２個ずつのトラ
ンジスタを用い４個、都合、20個のトランジスタを必要
とした。このため回路規模が大きくなり、チップ面積縮
小の障害となっていた。
フリップフロップ回路は、マスター回路(ａ)とスレーブ
回路(ｂ)の構成上、各第１〜第４のトライステートイン
バータ12〜15は４個ずつのトランジスタを用い16個、ま
た、各第１，第２のインバータ８，９は２個ずつのトラ
ンジスタを用い４個、都合、20個のトランジスタを必要
とした。このため回路規模が大きくなり、チップ面積縮
小の障害となっていた。
【０００９】本発明は上記従来の問題点を解決するもの
で、回路規模を小さくすることができるＤ型フリップフ
ロップを提供することを目的とする。
で、回路規模を小さくすることができるＤ型フリップフ
ロップを提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は上記目的を達成
するため、信号の入力側に接続された第１のトランジス
タと、前記第１のトランジスタの出力側に接続された第
３のトランジスタと、前記第３のトランジスタの出力側
に接続された第４のトランジスタと、前記第４のトラン
ジスタの出力側が信号の出力端子と第１のインバータと
に接続され、前記第１のインバータの出力側に接続され
た第２のインバータと、前記第１，第２のインバータで
帰還回路を構成し、前記帰還回路の出力側に接続された
第２のトランジスタと、前記第２のトランジスタの出力
側と前記第１のトランジスタの出力側とを前記第３のト
ランジスタの入力側に接続したことを特徴とする。
するため、信号の入力側に接続された第１のトランジス
タと、前記第１のトランジスタの出力側に接続された第
３のトランジスタと、前記第３のトランジスタの出力側
に接続された第４のトランジスタと、前記第４のトラン
ジスタの出力側が信号の出力端子と第１のインバータと
に接続され、前記第１のインバータの出力側に接続され
た第２のインバータと、前記第１，第２のインバータで
帰還回路を構成し、前記帰還回路の出力側に接続された
第２のトランジスタと、前記第２のトランジスタの出力
側と前記第１のトランジスタの出力側とを前記第３のト
ランジスタの入力側に接続したことを特徴とする。
【００１１】
【作用】本発明によれば、第１，第２のトランジスタを
切換信号Ｗにより、信号入力，出力保持を選択すること
ができる。即ち図２の動作波形図に示すように、図１の
実施例図に示す第１のトランジスタ２がＯＮすることに
より、新たな入力信号Ｄが入力端子１より入力され、第
３，第４のトランジスタ６，７にクロック入力端子５よ
りクロック信号ＣＬＫが入力されることにより、出力信
号Ｑが出力端子10より出力される。ここで、切換信号Ｗ
により第２のトランジスタ３がＯＮし、信号入力が中断
されると、出力は第１，第２のインバータ８，９により
第２のトランジスタ３へ帰還され、クロック信号により
帰還，保持される。このように、本発明では第１〜第４
のトランジスタの４個と、第１，第２のインバータのト
ランジスタの４個の都合、８個のトランジスタで構成す
ることが可能となり、回路規模を縮小することができ
る。
切換信号Ｗにより、信号入力，出力保持を選択すること
ができる。即ち図２の動作波形図に示すように、図１の
実施例図に示す第１のトランジスタ２がＯＮすることに
より、新たな入力信号Ｄが入力端子１より入力され、第
３，第４のトランジスタ６，７にクロック入力端子５よ
りクロック信号ＣＬＫが入力されることにより、出力信
号Ｑが出力端子10より出力される。ここで、切換信号Ｗ
により第２のトランジスタ３がＯＮし、信号入力が中断
されると、出力は第１，第２のインバータ８，９により
第２のトランジスタ３へ帰還され、クロック信号により
帰還，保持される。このように、本発明では第１〜第４
のトランジスタの４個と、第１，第２のインバータのト
ランジスタの４個の都合、８個のトランジスタで構成す
ることが可能となり、回路規模を縮小することができ
る。
【００１２】
【実施例】図１は本発明の一実施例のＤ型フリップフロ
ップの回路図を示す。図１において、１は入力端子(入
力信号Ｄ)、２は第１のトランジスタ、３は第２のトラ
ンジスタ、４は切換信号Ｗの入力端子、５はクロック入
力端子(クロック信号ＣＬＫ)、６は第３のトランジス
タ、７は第４のトランジスタ、８は第１のインバータ、
９は第２のインバータ、10は出力端子(出力信号Ｑ)、11
は寄生容量を示す。
ップの回路図を示す。図１において、１は入力端子(入
力信号Ｄ)、２は第１のトランジスタ、３は第２のトラ
ンジスタ、４は切換信号Ｗの入力端子、５はクロック入
力端子(クロック信号ＣＬＫ)、６は第３のトランジス
タ、７は第４のトランジスタ、８は第１のインバータ、
９は第２のインバータ、10は出力端子(出力信号Ｑ)、11
は寄生容量を示す。
【００１３】図１に示すように、第１のトランジスタ２
のソースＳには信号の入力端子１が接続され、ドレイン
Ｄと第２のトランジスタ３のドレインＤと共に第３のト
ランジスタ６のソースＳに接続される。この第３のトラ
ンジスタ６のドレインＤは第４のトランジスタ７のソー
スＳに接続され、この第４のトランジスタ７のドレイン
Ｄは出力端子10と第１のインバータ８の入力側とに接続
される。さらに、第１のインバータ８の出力側は第２の
インバータ９の入力側に接続され、出力側は前記第２の
トランジスタ３のソースＳに接続される。
のソースＳには信号の入力端子１が接続され、ドレイン
Ｄと第２のトランジスタ３のドレインＤと共に第３のト
ランジスタ６のソースＳに接続される。この第３のトラ
ンジスタ６のドレインＤは第４のトランジスタ７のソー
スＳに接続され、この第４のトランジスタ７のドレイン
Ｄは出力端子10と第１のインバータ８の入力側とに接続
される。さらに、第１のインバータ８の出力側は第２の
インバータ９の入力側に接続され、出力側は前記第２の
トランジスタ３のソースＳに接続される。
【００１４】そして、第１，第２のインバータ８，９と
で帰還回路を構成している。また、前記第１，第２のト
ランジスタ２，３のゲートＧには切換信号Ｗの切換信号
入力端子４が、第３，第４のトランジスタ６，７のゲー
トＧにはクロック信号ＣＬＫのクロック入力端子５が夫
々接続されている。
で帰還回路を構成している。また、前記第１，第２のト
ランジスタ２，３のゲートＧには切換信号Ｗの切換信号
入力端子４が、第３，第４のトランジスタ６，７のゲー
トＧにはクロック信号ＣＬＫのクロック入力端子５が夫
々接続されている。
【００１５】ここで、本実施例回路は第１〜第４のトラ
ンジスタ２，３，６，７のトランジスタ４個と、第１，
第２のインバータ８，９のトランジスタ４個と、の計８
個で構成される。
ンジスタ２，３，６，７のトランジスタ４個と、第１，
第２のインバータ８，９のトランジスタ４個と、の計８
個で構成される。
【００１６】次に、図２は図１の動作波形図を示し、図
１の第３のトランジスタ６はクロック信号ＣＬＫの”
Ｌ”によりＯＮし、第４のトランジスタ７はクロック信
号ＣＬＫの”Ｈ”でＯＮする。また、切換信号Ｗは第
１，第２のトランジスタ２，３のゲートＧに入力され
る。
１の第３のトランジスタ６はクロック信号ＣＬＫの”
Ｌ”によりＯＮし、第４のトランジスタ７はクロック信
号ＣＬＫの”Ｈ”でＯＮする。また、切換信号Ｗは第
１，第２のトランジスタ２，３のゲートＧに入力され
る。
【００１７】以上のように構成されたＤ型フリップフロ
ップの動作を説明する。
ップの動作を説明する。
【００１８】第１の例として、第１，第３のトランジス
タ２，６はＮ−ｃｈ、第２，第４のトランジスタ３，７
はＰ−ｃｈのトランジスタを用いる。第１段階では第１
のトランジスタ２が切換信号Ｗの”Ｈ”によりＯＮ、第
２のトランジスタ３がＯＦＦする。このとき、入力端子
１より入力された入力信号Ｄは第３のトランジスタ６の
寄生容量11により保持され、出力信号Ｑは第４のトラン
ジスタ７と帰還用の第１，第２のインバータ８，９によ
り保持される。第２段階では切換信号Ｗの”Ｌ”によ
り、第１のトランジスタ２がＯＦＦ、第２のトランジス
タ３がＯＮする。このとき、第１段階で取り込んだ新た
な入力信号Ｄを出力端子10より出力信号Ｑとして出力
し、保持する。保持期間中は第２，第４のトランジスタ
６，７と帰還用の第１，第２のインバータ８，９と寄生
容量11により信号帰還され保持される。
タ２，６はＮ−ｃｈ、第２，第４のトランジスタ３，７
はＰ−ｃｈのトランジスタを用いる。第１段階では第１
のトランジスタ２が切換信号Ｗの”Ｈ”によりＯＮ、第
２のトランジスタ３がＯＦＦする。このとき、入力端子
１より入力された入力信号Ｄは第３のトランジスタ６の
寄生容量11により保持され、出力信号Ｑは第４のトラン
ジスタ７と帰還用の第１，第２のインバータ８，９によ
り保持される。第２段階では切換信号Ｗの”Ｌ”によ
り、第１のトランジスタ２がＯＦＦ、第２のトランジス
タ３がＯＮする。このとき、第１段階で取り込んだ新た
な入力信号Ｄを出力端子10より出力信号Ｑとして出力
し、保持する。保持期間中は第２，第４のトランジスタ
６，７と帰還用の第１，第２のインバータ８，９と寄生
容量11により信号帰還され保持される。
【００１９】第２の例として、上記第１の例では、第
１，第３のトランジスタ２，６はＮ−ｃｈ、第２，第４
のトランジスタ３，７はＰ−ｃｈのトランジスタを用い
たが、第１，第３のトランジスタ２，６をＰ−ｃｈ、第
２，第４のトランジスタ３，７をＮ−ｃｈというように
置き換えて用いてもよい。
１，第３のトランジスタ２，６はＮ−ｃｈ、第２，第４
のトランジスタ３，７はＰ−ｃｈのトランジスタを用い
たが、第１，第３のトランジスタ２，６をＰ−ｃｈ、第
２，第４のトランジスタ３，７をＮ−ｃｈというように
置き換えて用いてもよい。
【００２０】
【発明の効果】以上説明したように、本発明は、従来、
20個のトランジスタで構成されていたＤ型フリップフロ
ップを、約１／３強の８個のトランジスタで構成できる
ので、回路規模を縮小し、低コストとすることができ
る。
20個のトランジスタで構成されていたＤ型フリップフロ
ップを、約１／３強の８個のトランジスタで構成できる
ので、回路規模を縮小し、低コストとすることができ
る。
【図１】本発明の一実施例におけるＤ型フリップフロッ
プの回路図である。
プの回路図である。
【図２】図１のＤ型フリップフロップの動作波形図であ
る。
る。
【図３】従来のＤ型フリップフロップの回路図である。
１…入力端子、 ２…第１のトランジスタ、 ３…第２
のトランジスタ、 ４…切換信号入力端子、 ５…クロ
ック入力端子、 ６…第３のトランジスタ、 ７…第４
のトランジスタ、 ８…第１のインバータ、 ９…第２
のインバータ、10…出力端子、 11…寄生容量。
のトランジスタ、 ４…切換信号入力端子、 ５…クロ
ック入力端子、 ６…第３のトランジスタ、 ７…第４
のトランジスタ、 ８…第１のインバータ、 ９…第２
のインバータ、10…出力端子、 11…寄生容量。
Claims (1)
- 【請求項１】 信号入力側に接続された第１のトランジ
スタと、前記第１のトランジスタの出力側に接続された
第３のトランジスタと、前記第３のトランジスタの出力
側に接続された第４のトランジスタと、前記第４のトラ
ンジスタの出力側が信号の出力端子と第１のインバータ
とに接続され、前記第１のインバータの出力側に接続さ
れた第２のインバータと、前記第１，第２のインバータ
で帰還回路を構成し、前記帰還回路の出力側に接続され
た第２のトランジスタと、前記第２のトランジスタの出
力側と前記第１のトランジスタの出力側とを前記第３の
トランジスタの入力側に接続したことを特徴とするＤ型
フリップフロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7101077A JPH08298443A (ja) | 1995-04-25 | 1995-04-25 | Ｄ型フリップフロップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7101077A JPH08298443A (ja) | 1995-04-25 | 1995-04-25 | Ｄ型フリップフロップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08298443A true JPH08298443A (ja) | 1996-11-12 |
Family
ID=14291045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7101077A Pending JPH08298443A (ja) | 1995-04-25 | 1995-04-25 | Ｄ型フリップフロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08298443A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10219119A1 (de) * | 2002-04-29 | 2003-11-13 | Infineon Technologies Ag | Über ein Taktsignal geteuertes Flipflop, Verfahren zum Durchschalten eines Signals durch ein Flipflop, Verwendung eines Flipflops sowie eine Takt-Sperrschaltung |
| KR100612417B1 (ko) * | 2004-07-21 | 2006-08-16 | 삼성전자주식회사 | 펄스-기반 고속 저전력 게이티드 플롭플롭 회로 |
-
1995
- 1995-04-25 JP JP7101077A patent/JPH08298443A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10219119A1 (de) * | 2002-04-29 | 2003-11-13 | Infineon Technologies Ag | Über ein Taktsignal geteuertes Flipflop, Verfahren zum Durchschalten eines Signals durch ein Flipflop, Verwendung eines Flipflops sowie eine Takt-Sperrschaltung |
| KR100612417B1 (ko) * | 2004-07-21 | 2006-08-16 | 삼성전자주식회사 | 펄스-기반 고속 저전력 게이티드 플롭플롭 회로 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5925421A (ja) | 同期式論理回路 | |
| JPH08298443A (ja) | Ｄ型フリップフロップ | |
| JPH0575401A (ja) | スキヤンセル用フリツプフロツプ回路 | |
| EP0773627A1 (en) | Flip-flop circuit | |
| JPH04306013A (ja) | ラッチ回路装置 | |
| JPH06260902A (ja) | フリップフロップ回路 | |
| JPS609221A (ja) | テスト機能付分周回路 | |
| JP2689628B2 (ja) | ドライバー回路 | |
| JPH0481118A (ja) | 入力回路 | |
| JP2658327B2 (ja) | 論理回路 | |
| JPH02266609A (ja) | セット・リセット式フリップフロップ回路 | |
| JPS6361805B2 (ja) | ||
| JPH0366845B2 (ja) | ||
| JP2002353788A (ja) | 両エッジ微分回路 | |
| JPH0262797A (ja) | ダイナミック形シフトレジスタ | |
| JPH02135815A (ja) | 高低いずれかのレベルにおいて互いに重なりのない２相の論理信号を生じる回路 | |
| JPH02198215A (ja) | フリップフロップ回路 | |
| JPH04111521A (ja) | 同期化回路 | |
| JPH02285586A (ja) | 集積回路 | |
| JPH01196916A (ja) | セット・リセット出力をもつ論理回路 | |
| JPH0453450B2 (ja) | ||
| JPH02254817A (ja) | 排他的論理和回路 | |
| JPH0466818U (ja) | ||
| JPH04115563A (ja) | 半導体集積回路 | |
| JPS60111124U (ja) | パルス発生器の出力制御回路 |