JPS609221A - テスト機能付分周回路 - Google Patents
テスト機能付分周回路Info
- Publication number
- JPS609221A JPS609221A JP58117991A JP11799183A JPS609221A JP S609221 A JPS609221 A JP S609221A JP 58117991 A JP58117991 A JP 58117991A JP 11799183 A JP11799183 A JP 11799183A JP S609221 A JPS609221 A JP S609221A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- test
- frequency dividing
- clock
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electric Clocks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明はＬＳＩ内部に分周回路を持つｌチップマイコン
もしくは時計用ＬＳＩのテスト回路に好適なテスト機能
付分周回路に関するものである。
もしくは時計用ＬＳＩのテスト回路に好適なテスト機能
付分周回路に関するものである。
〈従来技術〉
従来）分周回路を持つＬＳＩのテスト回路としては、第
１図に示す如く、分周回路ｎ段ｆｍ段ｌとに段２に分割
し、分割段部３のテスト端子４を利用して端子５からテ
スト用クロックを入力するように構成されたものが提案
されている。
１図に示す如く、分周回路ｎ段ｆｍ段ｌとに段２に分割
し、分割段部３のテスト端子４を利用して端子５からテ
スト用クロックを入力するように構成されたものが提案
されている。
然し乍ら、かかる従来の回路構成ではに段２が全て′ｌ
”となるのにテスト用クロックのに乗の時間を必要とし
、テスト時間が非常に長くなるという欠点を有していた
。
”となるのにテスト用クロックのに乗の時間を必要とし
、テスト時間が非常に長くなるという欠点を有していた
。
〈目的〉
本発明は上記従来の欠点に鑑みて成されたもので、その
目的とするところは、Ｄ型フリップンロップによυ分周
回路を構成し、このフリップフロップのクロック入力に
テスト端子の論理値に応じてシフトクロックを供給しシ
フト動作させることによシ、テスト時間を著しく短縮し
たテスト回路、すなわちテスト機能付分周回路を提供す
ることにある。
目的とするところは、Ｄ型フリップンロップによυ分周
回路を構成し、このフリップフロップのクロック入力に
テスト端子の論理値に応じてシフトクロックを供給しシ
フト動作させることによシ、テスト時間を著しく短縮し
たテスト回路、すなわちテスト機能付分周回路を提供す
ることにある。
〈実施例〉
以下図にもとづいて本発明の詳細な説明する。
第２図は本発明回路を示すもので、特に分周回路の１段
目の説明図である。
目の説明図である。
図において、Ｉ乃至４はアントゲ−Ｆ、５１６はオアゲ
ート、７はインバータ、８はテスト端子、９はＤ型フリ
ップフロップである。
ート、７はインバータ、８はテスト端子、９はＤ型フリ
ップフロップである。
アンドゲート】、２の出力側はアンドゲート５の入力側
に接続され、アンドゲート３，４の出力側は今一つのア
ンドゲート６の入力側に接続されている。また、アンド
ゲート５の出力側はフリップフロップ９のＤ入力に接続
され且アンドゲート６の出力側は同フリップフロップ９
のクロック人力ＣＫＫ接続されている。
に接続され、アンドゲート３，４の出力側は今一つのア
ンドゲート６の入力側に接続されている。また、アンド
ゲート５の出力側はフリップフロップ９のＤ入力に接続
され且アンドゲート６の出力側は同フリップフロップ９
のクロック人力ＣＫＫ接続されている。
テスト端子８はインバータ７に接続され、さらにアンド
ゲート２及び４の一方の入力端子に接続されている。
ゲート２及び４の一方の入力端子に接続されている。
ＩＯはデータ入力端子、ＩＩはクロック入力端子、１２
はシフトパルスクロック入力端子であシ、それぞれアン
ドゲート２乃至４の一方もしくは他方の入力端子に接続
されている。
はシフトパルスクロック入力端子であシ、それぞれアン
ドゲート２乃至４の一方もしくは他方の入力端子に接続
されている。
前記インバータ７の出力側はフリップ７０ツブ９のＱの
出力を一方の入′力とするアンドゲートｌの他方の入力
端子と、またクロックを一方の入力とするアンドゲート
３の他方の入力端子とそれぞれ接続されている。
出力を一方の入′力とするアンドゲートｌの他方の入力
端子と、またクロックを一方の入力とするアンドゲート
３の他方の入力端子とそれぞれ接続されている。
１３及び１４はそれぞれフリップフロップ９のＱ出力端
子、Ｑ出力端子である。
子、Ｑ出力端子である。
上記構成において、今、テスト端子８に論理゛１０”が
印加されると、アンドゲート１及び８が開成し、７リツ
プ７０ツブ９のＤ入力にＱ出力が供給され且つ同クロッ
ク入力ＣＫに端子１１のクロックが供給される。一方、
上記テスト端子８に論理ＩＩ Ｉｎが印加されると、ア
ンドゲート２及び４が開成し、上記り入力とクロック入
力ＣＫにはそれぞれ端子１０のデータと端子１２のシフ
トパルスクロックが供給されるように成っている。
印加されると、アンドゲート１及び８が開成し、７リツ
プ７０ツブ９のＤ入力にＱ出力が供給され且つ同クロッ
ク入力ＣＫに端子１１のクロックが供給される。一方、
上記テスト端子８に論理ＩＩ Ｉｎが印加されると、ア
ンドゲート２及び４が開成し、上記り入力とクロック入
力ＣＫにはそれぞれ端子１０のデータと端子１２のシフ
トパルスクロックが供給されるように成っている。
第３図は２段以降の接続状態を示すもので、１段目の７
リソブフロツプ９と接続すべき２段目の７リツプフロツ
プ９′との間には前述同様のゲート回路（ｌ′〜６′）
とインパーク７′が設けられ、特にアンドゲート２′と
３′の一方の入力側には端子１０゜１１のデータとクロ
ックのかわシに１段目の７リソプフロツプ９のＱ出力が
供給されるようになっている。したがって、３段目から
ｎ段目までを同様に接続することにより、ｎ段の分周回
路を構成することができる。
リソブフロツプ９と接続すべき２段目の７リツプフロツ
プ９′との間には前述同様のゲート回路（ｌ′〜６′）
とインパーク７′が設けられ、特にアンドゲート２′と
３′の一方の入力側には端子１０゜１１のデータとクロ
ックのかわシに１段目の７リソプフロツプ９のＱ出力が
供給されるようになっている。したがって、３段目から
ｎ段目までを同様に接続することにより、ｎ段の分周回
路を構成することができる。
しかも、この分周回路構成によれば、通常モードすなわ
ちテスト端子８に論理ＩＩ ＯＩＴが印加されるとき、
前段のフリップフロップＱ出力が後段のフリップ７０ツ
ブのクロック入力となって分局動作を行なう。更にテス
トモードすなわちテスト端子８に論理″１”が印加され
るとき、前段の７リツプフロツプＱ出力が後段の７リツ
プ７０ツブ−のＤ入力に供給され、かつシフトパルスが
クロック入力ＣＫに供給されて分周回路ｎ段がシフト動
作する。この場合、ｎ段が全て′１２′となるのにｎク
ロックの時間で済み、テスト時間を大幅に短縮すること
ができる。１だ、上記構成によれば、たとえば” ＋
０１０・・・・・・１０″といった任意のデータも簡単
に得られるので、特定の内容のテストもきわめて容易に
行なうことができるという特徴がある。
ちテスト端子８に論理ＩＩ ＯＩＴが印加されるとき、
前段のフリップフロップＱ出力が後段のフリップ７０ツ
ブのクロック入力となって分局動作を行なう。更にテス
トモードすなわちテスト端子８に論理″１”が印加され
るとき、前段の７リツプフロツプＱ出力が後段の７リツ
プ７０ツブ−のＤ入力に供給され、かつシフトパルスが
クロック入力ＣＫに供給されて分周回路ｎ段がシフト動
作する。この場合、ｎ段が全て′１２′となるのにｎク
ロックの時間で済み、テスト時間を大幅に短縮すること
ができる。１だ、上記構成によれば、たとえば” ＋
０１０・・・・・・１０″といった任意のデータも簡単
に得られるので、特定の内容のテストもきわめて容易に
行なうことができるという特徴がある。
く効果〉
以上の様に本発明のテスト機能付分周回路は、段数に応
じたＤ型フリップフロップ回路がら成シ、且つ前段回路
の出力を後段回路のクロック入力端子に供給するように
構成した分周回路であって、テスト端子と、該端子にテ
ストモード信号が印加されたとき前記フリップ７０ツブ
回路出カのがゎシにシフトクロックを前記クロック入力
端子に供給する切換ゲート回路とを具えたから、テスト
時間を短縮することが出来る。特に分周段数の多い回路
に適用してその効果が犬である。
じたＤ型フリップフロップ回路がら成シ、且つ前段回路
の出力を後段回路のクロック入力端子に供給するように
構成した分周回路であって、テスト端子と、該端子にテ
ストモード信号が印加されたとき前記フリップ７０ツブ
回路出カのがゎシにシフトクロックを前記クロック入力
端子に供給する切換ゲート回路とを具えたから、テスト
時間を短縮することが出来る。特に分周段数の多い回路
に適用してその効果が犬である。
第１図は従来の回路を示す図、第２図は本発明に係る分
周回路の１段目の構成をｉ、、−ｊ−図、第３図は同２
段目以降の接続を説明する図である。 １〜４はアンドゲート、５及び６ｔｆｉオアゲート、７
／／ｉインバータ、８はテスト端子、９はＤ型フリ力端
子
周回路の１段目の構成をｉ、、−ｊ−図、第３図は同２
段目以降の接続を説明する図である。 １〜４はアンドゲート、５及び６ｔｆｉオアゲート、７
／／ｉインバータ、８はテスト端子、９はＤ型フリ力端
子
Claims (1)
- １ 段数に応じたＤ型７リツプフロツグ回路から成シ、
且つ前段回路の出力を後段回路のクロック入力端子に供
給するように構成した分周回路であって、テスト端子と
、該端子にテストモード信号が印加されたとき前記フリ
ップフロップ回路出力のかわ９にシフトクロックを前記
クロック入力端子に供給する切換ゲート回路とを具えて
成ることを特徴とするテスト機能付分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117991A JPS609221A (ja) | 1983-06-28 | 1983-06-28 | テスト機能付分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117991A JPS609221A (ja) | 1983-06-28 | 1983-06-28 | テスト機能付分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS609221A true JPS609221A (ja) | 1985-01-18 |
Family
ID=14725319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58117991A Pending JPS609221A (ja) | 1983-06-28 | 1983-06-28 | テスト機能付分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609221A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0201287A2 (en) * | 1985-05-02 | 1986-11-12 | Fujitsu Limited | Logic circuit having a test data loading function |
| JPS63503481A (ja) * | 1986-06-18 | 1988-12-15 | ヒユーズ・エアクラフト・カンパニー | マルチモードカウンタ回路網 |
| JPS63503588A (ja) * | 1986-06-18 | 1988-12-22 | ヒユーズ・エアクラフト・カンパニー | ルックアヘッドターミナルカウンタ |
| US6397342B1 (en) | 1998-02-17 | 2002-05-28 | Nec Corporation | Device with a clock output circuit |
-
1983
- 1983-06-28 JP JP58117991A patent/JPS609221A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0201287A2 (en) * | 1985-05-02 | 1986-11-12 | Fujitsu Limited | Logic circuit having a test data loading function |
| EP0201287A3 (en) * | 1985-05-02 | 1989-06-14 | Fujitsu Limited | Logic circuit having a test data loading function |
| JPS63503481A (ja) * | 1986-06-18 | 1988-12-15 | ヒユーズ・エアクラフト・カンパニー | マルチモードカウンタ回路網 |
| JPS63503588A (ja) * | 1986-06-18 | 1988-12-22 | ヒユーズ・エアクラフト・カンパニー | ルックアヘッドターミナルカウンタ |
| US6397342B1 (en) | 1998-02-17 | 2002-05-28 | Nec Corporation | Device with a clock output circuit |
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