JPS5831620A - ３進リングカウンタ - Google Patents
３進リングカウンタInfo
- Publication number
- JPS5831620A JPS5831620A JP12997381A JP12997381A JPS5831620A JP S5831620 A JPS5831620 A JP S5831620A JP 12997381 A JP12997381 A JP 12997381A JP 12997381 A JP12997381 A JP 12997381A JP S5831620 A JPS5831620 A JP S5831620A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output terminal
- flip
- terminal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/54—Ring counters, i.e. feedback shift register counters
- H03K23/544—Ring counters, i.e. feedback shift register counters with a base which is an odd number
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は従来よりも少ない部品点数あるいは回路素子数
で構成しうる３進リングカウンタを提供するものである
。
で構成しうる３進リングカウンタを提供するものである
。
第１図は従来よりよく知られた３進リングカウ、ンタの
論理構成図を示したもので、３個のセット端子あるいは
、リセット端子付の０７９１１７０１１回路の相互接続
によって構成されている。
論理構成図を示したもので、３個のセット端子あるいは
、リセット端子付の０７９１１７０１１回路の相互接続
によって構成されている。
端子Ｃがクロックパルス入力端子であり、端子Ｐは動作
スタート時にＤフリップフロフグ回路１をセット状態、
Ｄフリツプフロツプ回路２および３をリセット状態にし
ておいて、回路が誤動作するのを防止するためのプリセ
ットパルス入力端子であり、端子ｘ、ｙ、ｚはそれぞれ
第１．第２゜第３の信号出力端子である。
スタート時にＤフリップフロフグ回路１をセット状態、
Ｄフリツプフロツプ回路２および３をリセット状態にし
ておいて、回路が誤動作するのを防止するためのプリセ
ットパルス入力端子であり、端子ｘ、ｙ、ｚはそれぞれ
第１．第２゜第３の信号出力端子である。
第１図のクロックパルス入力端子Ｃ，プリセットパルス
入力端子Ｐにそれぞれ第２図にＣおよびＰで示す様な信
号が印加されたとき、前記Ｄフリ、プフロップ回路１．
２．３の出力信号波形はそれぞれ第２図に０１． Ｑ２
． Ｑ５で示す様になる。
入力端子Ｐにそれぞれ第２図にＣおよびＰで示す様な信
号が印加されたとき、前記Ｄフリ、プフロップ回路１．
２．３の出力信号波形はそれぞれ第２図に０１． Ｑ２
． Ｑ５で示す様になる。
ところで、この回路ではクロックパルスを３個計数する
のに３個のフリップフロップ回路を必要とし、通常のカ
ウンタに比べるとフリツプフロツプ回路の利用効率がき
わめて悪いと言う問題がある。
のに３個のフリップフロップ回路を必要とし、通常のカ
ウンタに比べるとフリツプフロツプ回路の利用効率がき
わめて悪いと言う問題がある。
ちなみに、セットあるいはリセット端子付の０７９１１
７０１１回路を構成するには、通常、２人力ＮＯＲゲー
ト回路で６〜８ゲート必要（正確なゲート数はＩＣプロ
セスとしてＣ−ＭＯＳを用いるか、あるいはＴＴＬ、Ｉ
Ｌを用いるかによって異なる０）とする。また、例えば
ＲＣＡ社のＣＤ−４０１３に代表される様なディスクリ
ートＩＣでは１パツケージあた９２個のＤフリツプフロ
ツプ回路が収納されておシ、３進のリングカウンタを前
記ＩＣで構成する場合、前記ＩＣを２個使用して４個の
フリップフロップ回路のうち１個は利用されないことに
なり、はなはだ不経済な結果となる。
７０１１回路を構成するには、通常、２人力ＮＯＲゲー
ト回路で６〜８ゲート必要（正確なゲート数はＩＣプロ
セスとしてＣ−ＭＯＳを用いるか、あるいはＴＴＬ、Ｉ
Ｌを用いるかによって異なる０）とする。また、例えば
ＲＣＡ社のＣＤ−４０１３に代表される様なディスクリ
ートＩＣでは１パツケージあた９２個のＤフリツプフロ
ツプ回路が収納されておシ、３進のリングカウンタを前
記ＩＣで構成する場合、前記ＩＣを２個使用して４個の
フリップフロップ回路のうち１個は利用されないことに
なり、はなはだ不経済な結果となる。
さらには、プリセットパルスを外部から供給する必要が
あシ、外部回路が複雑になると言う問題もある。
あシ、外部回路が複雑になると言う問題もある。
的論理和ゲート回話によって３進リングカウンタを実現
し、以上の様な問題を解消するものである。・第３図は
本発明の一実施例に係る３進リングカウンタの論理構成
図を示したもので、第１のＤフリップフロップ回路１の
反転出力端子◇１は第２の０７９７１７０７１回路２の
ディレィ端子Ｄ２に接続され、前記第１のＤフリップフ
ロップ回路１の反転出力端子Ｑ１と前記第２の０７９７
１７０７１回路２の出力端子Ｑ２にはＥＸ−ＮＯＲゲー
ト回路４の入力端子がそれぞれ接続され、前記ＥＸ−Ｎ
ＯＲゲート回路４の出力端子は前記第１のＤフリップフ
ロップ回路１のディレィ端子Ｄ１ニ接続されている。前
記第１および１２ｃ７）ＤフｌＪツブフロップ回路１お
よび２のクロック端子Ｃ１゜Ｃ２は共通接続されてクロ
ックパルス入力端子Ｃに接続され、さらに前記ＥＸ−Ｎ
ＯＲゲート回路４の出力端子は第１の信号出力端子Ｘに
接続され、前記０７９１１７０１１回路１の出力端子Ｑ
１は第２の信号出力端子Ｙに接続され、前記０７９１１
７０１１回路２の反転出力端子Ｑ２は第３の信号出力端
子２に接続されている。
し、以上の様な問題を解消するものである。・第３図は
本発明の一実施例に係る３進リングカウンタの論理構成
図を示したもので、第１のＤフリップフロップ回路１の
反転出力端子◇１は第２の０７９７１７０７１回路２の
ディレィ端子Ｄ２に接続され、前記第１のＤフリップフ
ロップ回路１の反転出力端子Ｑ１と前記第２の０７９７
１７０７１回路２の出力端子Ｑ２にはＥＸ−ＮＯＲゲー
ト回路４の入力端子がそれぞれ接続され、前記ＥＸ−Ｎ
ＯＲゲート回路４の出力端子は前記第１のＤフリップフ
ロップ回路１のディレィ端子Ｄ１ニ接続されている。前
記第１および１２ｃ７）ＤフｌＪツブフロップ回路１お
よび２のクロック端子Ｃ１゜Ｃ２は共通接続されてクロ
ックパルス入力端子Ｃに接続され、さらに前記ＥＸ−Ｎ
ＯＲゲート回路４の出力端子は第１の信号出力端子Ｘに
接続され、前記０７９１１７０１１回路１の出力端子Ｑ
１は第２の信号出力端子Ｙに接続され、前記０７９１１
７０１１回路２の反転出力端子Ｑ２は第３の信号出力端
子２に接続されている。
さて第３図の回路において、クロックパルスが印加され
る直前までの０７９７１７０７１回路２゜１の出力（Ｃ
２，Ｑｌ）が（ｏ、ｏ）であったとすると、出力端子Ｘ
、Ｙ、Ｚのレベルはそれぞれ“ ＠ｏ、”、＠ ”
ｐ″１″になっておシ、クロックパルスのリーディング
エツジにおいて前記出力（Ｃ２，Ｑｌ）は（０，１）に
移行し、前記出力端子ｘ、ｙ、ｚのレベルはそれぞれ”
１″、”０”。
る直前までの０７９７１７０７１回路２゜１の出力（Ｃ
２，Ｑｌ）が（ｏ、ｏ）であったとすると、出力端子Ｘ
、Ｙ、Ｚのレベルはそれぞれ“ ＠ｏ、”、＠ ”
ｐ″１″になっておシ、クロックパルスのリーディング
エツジにおいて前記出力（Ｃ２，Ｑｌ）は（０，１）に
移行し、前記出力端子ｘ、ｙ、ｚのレベルはそれぞれ”
１″、”０”。
”ｏ”となる。
２発目のクロックパルスのリーディングエツジにおいて
、前１記出力〔Ｃ２，Ｑ１〕は（１、Ｏ）に移行し、前
記出力端子ｘ、ｙ、ｚのレベルはそれぞれ“０”、＠１
”、＠０”となシ、３発目のクロックパルスのリーディ
ングエツジにおいて、前記出力（Ｃ２、Ｑｌ）は（ｏ、
ｏ）に移行し、前記□出力端子ｘ、ｙ、ｚのレベルはそ
れぞれ＠０”。
、前１記出力〔Ｃ２，Ｑ１〕は（１、Ｏ）に移行し、前
記出力端子ｘ、ｙ、ｚのレベルはそれぞれ“０”、＠１
”、＠０”となシ、３発目のクロックパルスのリーディ
ングエツジにおいて、前記出力（Ｃ２、Ｑｌ）は（ｏ、
ｏ）に移行し、前記□出力端子ｘ、ｙ、ｚのレベルはそ
れぞれ＠０”。
＠０”、“１”となシ、以後同様の状態遷移を繰シ返し
、前記信号出力端子ｘ、ｙ、ｚに現われる□信号波形は
第４図にＸ、Ｙ、Ｚで示す如くとなる。
、前記信号出力端子ｘ、ｙ、ｚに現われる□信号波形は
第４図にＸ、Ｙ、Ｚで示す如くとなる。
第４図の信号波形と第２図の信号波形を比較すＮＯＲゲ
ート回路によって第１図の３進リングカウンタと同等の
機能を発揮させることが出来、しかもプリセットパルス
を印加しなくとも誤動作の恐れは全くない。
ート回路によって第１図の３進リングカウンタと同等の
機能を発揮させることが出来、しかもプリセットパルス
を印加しなくとも誤動作の恐れは全くない。
なお、第３図の実施例ではＥＸ−ＮＯＲゲート回路を′
用いたが、他の排他的論理和ゲート、すなわちＥＸ−Ｏ
Ｒゲート回路を用いることも出来る。
用いたが、他の排他的論理和ゲート、すなわちＥＸ−Ｏ
Ｒゲート回路を用いることも出来る。
この様に本発明の３進リングカウンタは、第１のＤフリ
ツプフロツプ回路（第３図における１に相当）の反転出
力端子Ｑ１を第２の０７９１１７０１１回路（同２に相
当）のディレィ端子（Ｄ２）に接続し、前記第１および
第２のＤフリツプフロツプ回路の一方の出力端子（Ｑｌ
またはＣ２）と他方の反転出力端子（Ｃ２またはＱ＋）
に排他的論理和ゲート回路（同４に相当）の入力端子を
それぞれ接続し、前記排他的論理和ゲートの出力を前記
第１のＤフリップフロップ回路のディレィ端子（Ｄｌ）
に接続し、前記第１および第２のＤフリップフロップ回
路のクロック端子（ＣＩ、Ｃ２）を共通接続してクロッ
クパルス入力端子Ｃに接続し、前記排佃的論理和ゲート
、前記第１および第２のＤフリップフロップ回路の出力
信号から、それぞれ第１゜第２．第３の出力信号を取シ
出すように構成しｋものである。
ツプフロツプ回路（第３図における１に相当）の反転出
力端子Ｑ１を第２の０７９１１７０１１回路（同２に相
当）のディレィ端子（Ｄ２）に接続し、前記第１および
第２のＤフリツプフロツプ回路の一方の出力端子（Ｑｌ
またはＣ２）と他方の反転出力端子（Ｃ２またはＱ＋）
に排他的論理和ゲート回路（同４に相当）の入力端子を
それぞれ接続し、前記排他的論理和ゲートの出力を前記
第１のＤフリップフロップ回路のディレィ端子（Ｄｌ）
に接続し、前記第１および第２のＤフリップフロップ回
路のクロック端子（ＣＩ、Ｃ２）を共通接続してクロッ
クパルス入力端子Ｃに接続し、前記排佃的論理和ゲート
、前記第１および第２のＤフリップフロップ回路の出力
信号から、それぞれ第１゜第２．第３の出力信号を取シ
出すように構成しｋものである。
以上の様に本発明は、２個ＱＤフリップフロップ回路と
１個の排他的論理和ゲート回路によって実現出来るため
、従来回路に比べるときわめて回路構成が簡単になシ、
使用電力の節減や信頼性の向上、トータルコストの低下
などの点で多大の効果を奏するものである。
１個の排他的論理和ゲート回路によって実現出来るため
、従来回路に比べるときわめて回路構成が簡単になシ、
使用電力の節減や信頼性の向上、トータルコストの低下
などの点で多大の効果を奏するものである。
第１図は従来例を示す論理構成図、第２図は第１図の各
部の信号波形図、第３図は本発明の一実施例の論理構成
図、第４図は第３図の各部の信号波形図である０ １．２・・・・・・Ｄフリップフロップ回路、４・−・
・・・・・・ＥＸ−ＮＯＲゲート回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １２図 −〉時間 墨 ３５１１ １４ 因 →峙間
部の信号波形図、第３図は本発明の一実施例の論理構成
図、第４図は第３図の各部の信号波形図である０ １．２・・・・・・Ｄフリップフロップ回路、４・−・
・・・・・・ＥＸ−ＮＯＲゲート回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １２図 −〉時間 墨 ３５１１ １４ 因 →峙間
Claims (1)
- 第１の０７９１１７０７１回路の反転出力端子を第２の
０７９１１７０１１回路のディレィ端子に接続し、前記
第１および第２の０７９１１７０１１回路の一方の出力
端子と他方の反転出力端子に排他的論理和ゲート回路の
入力端子をそれぞれ接続し、前記排他的論理和ゲート回
路の出力を前記第１の０７９１１７０１１回路のディレ
ィ端子に供給し、前記第１および第２の０７９１１７０
１１回路のクロック端子を共通接続してクロックパルス
入力端子に接続し、前記排他的論理和ゲート回路の出力
端子、前記第１の０７９１１７０１１回路の出力端子、
前記第２の０７９１１７０１１回路の出力端子から、そ
れぞれ第１．第２．第３の出力信号を取り出すように構
成したことを特徴とする３進リングカウンメ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12997381A JPS5831620A (ja) | 1981-08-19 | 1981-08-19 | ３進リングカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12997381A JPS5831620A (ja) | 1981-08-19 | 1981-08-19 | ３進リングカウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5831620A true JPS5831620A (ja) | 1983-02-24 |
| JPS639768B2 JPS639768B2 (ja) | 1988-03-02 |
Family
ID=15023010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12997381A Granted JPS5831620A (ja) | 1981-08-19 | 1981-08-19 | ３進リングカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831620A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62107359A (ja) * | 1985-11-06 | 1987-05-18 | Casio Comput Co Ltd | 小型電子式計算機 |
-
1981
- 1981-08-19 JP JP12997381A patent/JPS5831620A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62107359A (ja) * | 1985-11-06 | 1987-05-18 | Casio Comput Co Ltd | 小型電子式計算機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS639768B2 (ja) | 1988-03-02 |
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