JPH03154882A - テスト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 なしに、テストモードと通常モードの切り換えができる
テスト回路に関するものである。

〔従来の技術〕

第４図は例えば昭和６２年５月１日ＣＱ出版社発行の「
インターフェース」に掲載された従来のテスト機能を付
加した１２ビット同期カウンタの構成を示す回路図で、
図において、（１）は４ビット同期カウンタ、（２）は
テスト信号伝達のための論理和。

（３）はキャリー信号伝達のための論理積である。

次に動作について説明する。第４図においてテスト信号
が接地電位の場合、４ビット同期カウンタ（１）のキャ
リー出力ＣＹは直接あるいは論理積（３）を通して論理
和（２）に伝えられ、この論理和（２）の入力がそのま
ま同期カウンタ（１）のカウントイネーブル人力ＥＮに
伝達されることにより、第４図は１２ビット同期カウン
タとして動作する。

一方、テスト信号が電源電位の場合論理和（２）の出力
は強制的に電源電位となるため、それぞれの４ビット同
期カウンタ（１）はそれぞれ同時にカウント動作を行う
。

〔発明が解決しようとする課題〕

従来のモード切換手段は以とのように構成されていたの
で、テストモードと通常モードの切換えにテスト信号が
必要であり、そのためのピンを追加しなければならない
という問題点があった。

この発明はと記のような問題点を解消するためになされ
たもので、テストピンの追加なしにテストモードと通常
モードの切換えができるテスト回路を得ることを目的と
する。

〔課題を解決゛するための手段〕

この発明に係るテスト回路は、順序回路、Ｑクリア入力
とクロック入力のみで通常動作モードとテストモードの
切換えを行うようにしたものである。

〔作　用〕

この発明におけるモード切換回路は、順序回路のクリア
入力及びクロック入力の組み合せによりテストモードに
セットされ、順序回路の状態に応じて通常動作モードへ
とリセットされる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による１２ビット同期カウンタ
の構成を示す回路図である。図（ζおいて、（７）はＲ
−Ｓラッチ（４）及びＤフリップフロップ（５）により
構成されたモード切換回路、（６）は百１人力の反転信
号をＤフリップフロップ（５）及びＲ−Ｓラッチ（４）
に供給するインバータである。なお、図中、符号１１）
〜（３）は前記従来のものと同一につき説明は省略する
。

次に動作を第２図及び第３図の波形図を用いて説明する
。第２図及び第３図において、ＣＬＲはカウンタをリセ
ットするクリア入力、ＣＬＫはクロック入力、Ｓ、Ｒ１
，Ｒ２，ＱはそれぞれＲ−Ｓラッチ（４）の入力及び出
力端子の信号である。

まず、第２図においてＣＬＫ入力が接地電位となった場
合、Ｄフリップフロップ（５）のＱ出力、すなわちＲ−
Ｓラッチ（４）のＳ入力は接地電位となる。

次に、ＣＬＲ入力を接地電位にすると、Ｄフリップフロ
ップ（５）はトリガされそのＱ出力は電源電位となる。

このとき同時にＲ２人力が電源電位となるため、Ｓ−Ｓ
ラッチ（４）のＱ出力は接地電位となる。仁のＣＬＲ入
力が接地電位である期間にＣＬＫ入力を接地電位にした
場合、Ｄフリップフロップ（５）はリセットされ、Ｒ−
８ラツチ（４）のＳ入力は接地電位となりで、以後、再
びＣＬＲ入力が電源電位から接地電位に変化するまで、
Ｒ−Ｓラッチ（４）のＱ出力は接地電位に保たれる。以
とが通常モードであり、このとき第１図の回路は１２ビ
ツトカウンタとして動作する。

一方、第３図はテストモードの動作を示す波形図であ外
、第２図の通常モードと異なら百１人力が接地電位であ
る期間にＣＬＫ’入力を電源電位に保持することにより
、Ｄフリップフロップ（５）のＱ出力は電源電位を保持
したままとなるため。

ＣＬＲ入力が接地電位から電源電位へ変化した後は、Ｒ
−Ｓラッチ（４）のＱ出力は電源電位に保持される。Ｒ
−Ｓラッチ（４）のＱ出力が電源電位のとき。

第１図の４ビット同期カウンタ（１）はそれぞれ同時に
カウント動作を行なう。４ビレト同期式カウンタ（１）
が１５カウントされ、キャリー出力ＣＹすなわちＲ−Ｓ
ラッチ（４）のＲ１入力が電源電位になると、Ｒ−Ｓラ
ッチ（４）のＱ出力は接地電位となり、以後。

第１図の回路は通常の１２ビツトカウンタとして動作す
る。

なお、ｆ：記実施例ではモード切換回路（７）にＤフリ
ップフロップ（５）とＮＯＲゲートで構成したＲ−Ｓラ
ッチ（４）を用いた場合を示したが、それぞれ機能が同
一であれば他のフリップフロップやＲ−Ｓラッチを用い
てもよい。

また、上記実施例では１２ビット同期式カウンタの場合
について説明した゛が、他の順序回路であってもＥ記実
施例と同様の効果を奏する。

〔発明の効果〕

以とのようにこの発明によれば、モード切換手段を既存
のクリア端子とクロック端子のみを用いて構成したので
、テストピンを追加することなくテストモードと通常モ
ードの切換ができるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による１２ビット同期式カ
ウンタの機械を示す回路図、−第２図は第１図の回路の
通常動作時の波形図、第３図は第１図の回路のテストモ
ード時の波形図、第４図は従来の１２ビット同期式カウ
ンタの構成を示す回路図である。 図において、（４）はＲ−Ｓラッチ、（５）はＤフリッ
プフロップ、（６）はインバータ、（７）はモード切換
回路である。 なお１図中、同一符号は同一、文は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 状態を初期設定するためのクリア入力と、状態を遷移さ
   せるためのクロック入力とを備えた順序回路において、
   上記クリア入力と上記クロック入力と上記順序回路の出
   力により状態が決定するようにしたことを特徴とするテ
   スト回路。