JPS6295017A - マスタ・スレーブ形フリツプフロツプ回路 - Google Patents
マスタ・スレーブ形フリツプフロツプ回路Info
- Publication number
- JPS6295017A JPS6295017A JP60236005A JP23600585A JPS6295017A JP S6295017 A JPS6295017 A JP S6295017A JP 60236005 A JP60236005 A JP 60236005A JP 23600585 A JP23600585 A JP 23600585A JP S6295017 A JPS6295017 A JP S6295017A
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- JP
- Japan
- Prior art keywords
- input
- master
- reset
- gate
- transfer gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタ・スレーブ形フリップフロップ回路、特
にＭＯＳ Ｌ”ＥＴ を用いたマスタ・スレーブ形
フリップ７０ツブ回路に関する。
にＭＯＳ Ｌ”ＥＴ を用いたマスタ・スレーブ形
フリップ７０ツブ回路に関する。
第２図、第３図はそれぞれリセット付マスタ・スレーブ
形フリップフロップｃ以下Ｆ／Ｆ）の第１、第２の便用
例を示すＮ進カウンタの回路ブロック図で、いずれも従
来から矧られているものである。
形フリップフロップｃ以下Ｆ／Ｆ）の第１、第２の便用
例を示すＮ進カウンタの回路ブロック図で、いずれも従
来から矧られているものである。
第２図に３いて、第１の使用例はＦ／Ｆ２１゜２２．２
３．２４と多入力ゲート２５とからなシ、Ｆ／Ｆ２１．
〜２４のＱ！子からの出力信号を多入力ゲート２５でデ
コードして ′へ＋１” 値の時に多入力ゲート２５か
らの出力信号’ｉＦ／Ｆ２１、〜２４のＲ端子に帰還し
てこれら金リセットしている。
３．２４と多入力ゲート２５とからなシ、Ｆ／Ｆ２１．
〜２４のＱ！子からの出力信号を多入力ゲート２５でデ
コードして ′へ＋１” 値の時に多入力ゲート２５か
らの出力信号’ｉＦ／Ｆ２１、〜２４のＲ端子に帰還し
てこれら金リセットしている。
上述した従来のＦ ／ Ｆのｉｔの使用例では、多入力
ゲート２５の出力信号をＦ’／Ｆ ２１１〜２４に帰還
してリセットしていたので、Ｆ／Ｆ２１゜〜２４のＱ端
子比カ偏号に多入力ゲート２５の素子遅延時間Ｄｌと多
入力ゲート２５の出力信号がＦ／Ｆ２１．〜２４のＲ端
子に入力されてからそれらの出力がリセットされるまで
の素子遅延時間り、とが加算された時間 Ｄ＝、Ｄ、＋
Ｄ２ の幅の微小信号が現れる欠点がある。
ゲート２５の出力信号をＦ’／Ｆ ２１１〜２４に帰還
してリセットしていたので、Ｆ／Ｆ２１゜〜２４のＱ端
子比カ偏号に多入力ゲート２５の素子遅延時間Ｄｌと多
入力ゲート２５の出力信号がＦ／Ｆ２１．〜２４のＲ端
子に入力されてからそれらの出力がリセットされるまで
の素子遅延時間り、とが加算された時間 Ｄ＝、Ｄ、＋
Ｄ２ の幅の微小信号が現れる欠点がある。
この欠点を除くＮ進カウンタとして、第２の使用例が知
られている。第３図において、第２の使用例はＦ／Ｆ３
１，３２，３３．３４とプログラムロジックアレー（以
下ＰＬＡ）３５とからなるが、使用素子数の増大を招く
のでマスクパターン上の面積が増大する欠点がある。
られている。第３図において、第２の使用例はＦ／Ｆ３
１，３２，３３．３４とプログラムロジックアレー（以
下ＰＬＡ）３５とからなるが、使用素子数の増大を招く
のでマスクパターン上の面積が増大する欠点がある。
本発明のマスタ・スレーブ形フリップフロップ回路は、
少なくとも制御端子が共通の第１．第２のトランスファ
ゲートと、前記第１のトランスファゲートの信号伝達端
子の一刀と＠記第２のトランスファゲートの信号伝達端
子の一刀にそれぞれ人力と出力全接続されたインバータ
およびそれぞれ出力と入力を接続された２人力ゲートか
ら構成されている。
少なくとも制御端子が共通の第１．第２のトランスファ
ゲートと、前記第１のトランスファゲートの信号伝達端
子の一刀と＠記第２のトランスファゲートの信号伝達端
子の一刀にそれぞれ人力と出力全接続されたインバータ
およびそれぞれ出力と入力を接続された２人力ゲートか
ら構成されている。
仄に、本発明について図面を参照して説明する。
第１図に本発明のマスタ・スレー゛プ形フリップフロッ
プ回路の一実施例を下す回路図である。
プ回路の一実施例を下す回路図である。
同図において、トランスフアゲ−）１１，１３゜２０と
インバータ１５．１６と、２入力ッアゲート１９でリセ
ット付マスタフリップフロ・ツブ１を構成し、またトラ
ンス７アゲート１２．１４と、インバータ１７．１８で
スレーブフリップ２を構成して３す、リセット付マスタ
フリップフロツプ１、スレーブフリップ７０ツブ２で最
も一般的なＭ（Ｊ８ＦＥＴ リセット付マスタ・スレ
ーブ形フリップスロップ回路金構成している。
インバータ１５．１６と、２入力ッアゲート１９でリセ
ット付マスタフリップフロ・ツブ１を構成し、またトラ
ンス７アゲート１２．１４と、インバータ１７．１８で
スレーブフリップ２を構成して３す、リセット付マスタ
フリップフロツプ１、スレーブフリップ７０ツブ２で最
も一般的なＭ（Ｊ８ＦＥＴ リセット付マスタ・スレ
ーブ形フリップスロップ回路金構成している。
リセット付マスタフリップフロップ１では、トランスフ
ァゲート１３．２０の制御端子は共通に接続さｉｔてク
ロック信号ＣＫが入力され、インバータ１６の入力と２
入力ッアゲート１９の出力は共にトランスファゲート２
０の一刀の信号伝達端子に接続され、インバータ］６の
出力と２入力ッアゲート１９の一方の入力は共にトラン
スファゲート１３の一方の信号伝達端子に後ｔさｔＬ、
２入力ッアゲート１９の他方の入力にＵ ＩＪセット
ａ号Ｒが入力される。またトランス７アゲート１１の制
御端子および一刀の信号伝達端子にはそれぞれクロック
信号ＣＫおよびデータＤが入力され、他方の信号伝達端
子はトランスファゲート１３の他方の信号伝達端子、イ
ンバータ１５の入力と＠続される。さらにトランスファ
ゲート２０の制御端子にはクロック信号ＣＫが入力され
、曲刃の信号伝達端子はインバータ１５の出力、スレー
ブ７リツプフロツプ２の入力と接続される。
ァゲート１３．２０の制御端子は共通に接続さｉｔてク
ロック信号ＣＫが入力され、インバータ１６の入力と２
入力ッアゲート１９の出力は共にトランスファゲート２
０の一刀の信号伝達端子に接続され、インバータ］６の
出力と２入力ッアゲート１９の一方の入力は共にトラン
スファゲート１３の一方の信号伝達端子に後ｔさｔＬ、
２入力ッアゲート１９の他方の入力にＵ ＩＪセット
ａ号Ｒが入力される。またトランス７アゲート１１の制
御端子および一刀の信号伝達端子にはそれぞれクロック
信号ＣＫおよびデータＤが入力され、他方の信号伝達端
子はトランスファゲート１３の他方の信号伝達端子、イ
ンバータ１５の入力と＠続される。さらにトランスファ
ゲート２０の制御端子にはクロック信号ＣＫが入力され
、曲刃の信号伝達端子はインバータ１５の出力、スレー
ブ７リツプフロツプ２の入力と接続される。
スレーブフリップ７０ツブ２でハ、トランスファゲート
１２０制御端子にはクロック信号ＣＫが入力され、−万
の信号伝達端子にＨＩＪセット付ママスタフリップフロ
ップ１出力が入力される。またトランスファゲート１４
の制御端子にはクロック信号Ｃ’Ｋが入力され、一方の
信号伝達端子にトランスファゲート１２の他方の信号伝
達端子、インバータ１７０入力と接続され、他方の信号
伝達端子はインバータ１８の出力と接続される。さらに
インバータ１７の出力Ｑｌｊインバータ１８の入力と接
続される。
１２０制御端子にはクロック信号ＣＫが入力され、−万
の信号伝達端子にＨＩＪセット付ママスタフリップフロ
ップ１出力が入力される。またトランスファゲート１４
の制御端子にはクロック信号Ｃ’Ｋが入力され、一方の
信号伝達端子にトランスファゲート１２の他方の信号伝
達端子、インバータ１７０入力と接続され、他方の信号
伝達端子はインバータ１８の出力と接続される。さらに
インバータ１７の出力Ｑｌｊインバータ１８の入力と接
続される。
一般にＭＯＳＦＥＴのマスタ・スレーブ形フリップフロ
ップにリセット信号を付加する場合は、インバータ１６
、１８’に２入力ナノドゲート又は２入力ッアゲート
に変更し、トランス７アゲート２０を短外し、かつ２入
力ッアゲート１９を取シ除いたものとして構成する。そ
れをレジスタ等として使用する場合になんら問題音生じ
ない。しかしながら、上述のリセット付マスタ・スレー
ブ形フリップ７０ツブを使用して第２図、第３図に示す
よりなＮ進カウンタを構成すると、前述のような問題が
生じる。
ップにリセット信号を付加する場合は、インバータ１６
、１８’に２入力ナノドゲート又は２入力ッアゲート
に変更し、トランス７アゲート２０を短外し、かつ２入
力ッアゲート１９を取シ除いたものとして構成する。そ
れをレジスタ等として使用する場合になんら問題音生じ
ない。しかしながら、上述のリセット付マスタ・スレー
ブ形フリップ７０ツブを使用して第２図、第３図に示す
よりなＮ進カウンタを構成すると、前述のような問題が
生じる。
また、上述のリセット付マスタ・スレーブ形フリップ７
０ツブをクロック同期リセットにする場合は、リセット
信号Ｒをクロック信号ＣＫと同期させるための７リツプ
フロツプが新たに必要となるか、又は第１図におけるイ
ンバータ１６を２入力ッアゲートか２入力ナノドゲート
に変更し、トランス７丁ゲート２（ｌ短絡して２入力ッ
アゲート１９を取り除けば得られるが、リセット信号比
のパルス幅がクロック信号ＣＫと同等か又はそれ以上の
パルス幅でなければならないという条件が付く。
０ツブをクロック同期リセットにする場合は、リセット
信号Ｒをクロック信号ＣＫと同期させるための７リツプ
フロツプが新たに必要となるか、又は第１図におけるイ
ンバータ１６を２入力ッアゲートか２入力ナノドゲート
に変更し、トランス７丁ゲート２（ｌ短絡して２入力ッ
アゲート１９を取り除けば得られるが、リセット信号比
のパルス幅がクロック信号ＣＫと同等か又はそれ以上の
パルス幅でなければならないという条件が付く。
これに対して第１図に示すように２入力ッアゲート１９
とトランス７アゲート２０を挿入接続するとクロック同
期リセット付マスタ・スレーブ形フリッグ７０ッグが得
られ、なおかつインノく一タ１６と２入力ッアゲート１
９でＲ−８フリップ７０ップヲ構成し、トランス７丁ゲ
ート２０の制御信号がトランスファーゲート１３の制御
信号と同一のクロック信号ＣＫ″？？あるため、入力リ
セット信号Ｒは入力データＤが読み込まれるまで前記Ｒ
−８７リツプフロツプに保持される。従って本実施例で
はリセット信号凡のパルス幅にクロック信号ＣＫのパル
ス幅に無関係となるので、リセット動作の感応能力が向
上する。
とトランス７アゲート２０を挿入接続するとクロック同
期リセット付マスタ・スレーブ形フリッグ７０ッグが得
られ、なおかつインノく一タ１６と２入力ッアゲート１
９でＲ−８フリップ７０ップヲ構成し、トランス７丁ゲ
ート２０の制御信号がトランスファーゲート１３の制御
信号と同一のクロック信号ＣＫ″？？あるため、入力リ
セット信号Ｒは入力データＤが読み込まれるまで前記Ｒ
−８７リツプフロツプに保持される。従って本実施例で
はリセット信号凡のパルス幅にクロック信号ＣＫのパル
ス幅に無関係となるので、リセット動作の感応能力が向
上する。
以上説明したように本発明は、マスタフリップフロップ
を構成する１個のイ／ノく一夕と２人力ゲー）でａ−ｓ
フリップフロ・ツブを構成し、このインバータの入力側
にトランス７丁ゲーＩｆ挿入接続して、でのトランスフ
ァゲートの制御信号を前記インバータの出力側［６るト
ランスファゲートの制御信号に接続することにより、外
部回路を付加することなくクロック同期リセット付マス
タ・スレーブ形フリッグフロッグを得ることができ、さ
らに入力リセット信号のパルス幅にクロック信号のパル
ス幅に無関係となるので、リセット動作の感応能力が同
上する効果がめる。
を構成する１個のイ／ノく一夕と２人力ゲー）でａ−ｓ
フリップフロ・ツブを構成し、このインバータの入力側
にトランス７丁ゲーＩｆ挿入接続して、でのトランスフ
ァゲートの制御信号を前記インバータの出力側［６るト
ランスファゲートの制御信号に接続することにより、外
部回路を付加することなくクロック同期リセット付マス
タ・スレーブ形フリッグフロッグを得ることができ、さ
らに入力リセット信号のパルス幅にクロック信号のパル
ス幅に無関係となるので、リセット動作の感応能力が同
上する効果がめる。
第１図に本発明のマスタ・スレーブ形フリップフロップ
回路の一実施例を示す回路図％第２図。 第３図はそれぞれリセット付マスタ・スレーブ形フリッ
プフロップの第１．第２の使用例を示すＮ進カウンタの
回路ブロック図て゛あう。 １・・・・・・リセット付マスタフリップフロップ、２
・・・・・・スレーブフリップフロ・ソ７’、１１，１
２，１３゜１４．２０・・・・・・トランスファゲート
、１５，１６゜１７．１８・・・・・・インバータ、］
９・・・・・・２入力ッアゲート、２１．〜２４．３１
．〜３４・・・・・マスタ・スレーフ形フリッグ７０ツ
７’（Ｆ／Ｆ）、２５・・・・・・多大カゲート、３５
・・・・・・プログラムロジックアレー（ＰＬＡ）。 代理人 弁理士 内 原 晋、−゛１”′へ１
、 Ｘ−二
回路の一実施例を示す回路図％第２図。 第３図はそれぞれリセット付マスタ・スレーブ形フリッ
プフロップの第１．第２の使用例を示すＮ進カウンタの
回路ブロック図て゛あう。 １・・・・・・リセット付マスタフリップフロップ、２
・・・・・・スレーブフリップフロ・ソ７’、１１，１
２，１３゜１４．２０・・・・・・トランスファゲート
、１５，１６゜１７．１８・・・・・・インバータ、］
９・・・・・・２入力ッアゲート、２１．〜２４．３１
．〜３４・・・・・マスタ・スレーフ形フリッグ７０ツ
７’（Ｆ／Ｆ）、２５・・・・・・多大カゲート、３５
・・・・・・プログラムロジックアレー（ＰＬＡ）。 代理人 弁理士 内 原 晋、−゛１”′へ１
、 Ｘ−二
Claims (1)
- 少なくとも制御端子が共通の第１、第２のトランスファ
ゲートと、前記第１のトランスファゲートの信号伝達端
子の一方と前記第２のトランスファゲートの信号伝達端
子の一方にそれぞれ入力と出力を接続されたインバータ
およびそれぞれ出力と入力を接続された２入力ゲートか
らなることを特徴とするマスタ・スレーブ形フリップフ
ロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60236005A JPS6295017A (ja) | 1985-10-21 | 1985-10-21 | マスタ・スレーブ形フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60236005A JPS6295017A (ja) | 1985-10-21 | 1985-10-21 | マスタ・スレーブ形フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6295017A true JPS6295017A (ja) | 1987-05-01 |
| JPH0586687B2 JPH0586687B2 (ja) | 1993-12-14 |
Family
ID=16994377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60236005A Granted JPS6295017A (ja) | 1985-10-21 | 1985-10-21 | マスタ・スレーブ形フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6295017A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4970407A (en) * | 1988-06-09 | 1990-11-13 | National Semiconductor Corporation | Asynchronously loadable D-type flip-flop |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5579524A (en) * | 1978-12-13 | 1980-06-16 | Fujitsu Ltd | Flip-flop circuit |
-
1985
- 1985-10-21 JP JP60236005A patent/JPS6295017A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5579524A (en) * | 1978-12-13 | 1980-06-16 | Fujitsu Ltd | Flip-flop circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4970407A (en) * | 1988-06-09 | 1990-11-13 | National Semiconductor Corporation | Asynchronously loadable D-type flip-flop |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0586687B2 (ja) | 1993-12-14 |
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