JPS6395331U - - Google Patents

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JPS6395331U
JPS6395331U JP19149086U JP19149086U JPS6395331U JP S6395331 U JPS6395331 U JP S6395331U JP 19149086 U JP19149086 U JP 19149086U JP 19149086 U JP19149086 U JP 19149086U JP S6395331 U JPS6395331 U JP S6395331U
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JP
Japan
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shift register
circuit
stage
output
counter circuit
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Application number
JP19149086U
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Publication date
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  • Manipulation Of Pulses (AREA)
  • Pulse Circuits (AREA)

Description

【図面の簡単な説明】
第１図はこの考案の一実施例によるカウンタ回
路の構成図、第２図は第１図の回路動作を示すタ
イムチヤート図、第３図はこの考案の他の実施例
を示す図、第４図は本考案のさらに他の実施例を
示す図、第５図は従来のカウンタ回路を示す図、
第６図は第５図の回路の動作を示すタイムチヤー
ト図である。 図中、１は２段シフトレジスタ、２はＡＮＤゲ
ート、（論理演算回路）、３はｎ段シフトレジス
タ、４は遅延回路、５はＥＸＣＬＵＳＩＶＥ Ｏ
Ｒ ゲート（論理演算回路）、６，７はＮＯＲゲ
ート（論理演算回路）である。なお図中同一符号
は同一又は相当部分を示す。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) 入力パルスをカウントし、カウント毎にｎ
    個の出力を順に選択していくｎ進のカウンタ回路
    において、 ２個のフリツプフロツプで構成され、初段フリ
    ツプフロツプの入力が“１”に固定された２段シ
    フトレジスタと、 該シフトレジスタの各段の出力を入力とする論
    理演算回路と、 該論理演算回路の出力をその入力とする、ｎ個
    のフリツプフロツプにより構成されたｎ段シフト
    レジスタと、 該ｎ段シフトレジスタの中間段出力の１つを遅
    延させる遅延回路とを備え、 該遅延回路出力を前記２段シフトレジスタのリ
    セツト信号としたことを特徴とするカウンタ回路
    。 (2) 上記論理演算回路として、アンドゲートを
    用いたことを特徴とする実用新案登録請求の範囲
    第１項記載のカウンタ回路。 (3) 上記論理演算回路として、排他的論理和ゲ
    ートを用いたことを特徴とする実用新案登録請求
    の範囲第１項記載のカウンタ回路。 (4) 上記論理演算回路として、ノアゲートを用
    いたことを特徴とする実用新案登録請求の範囲第
    １項記載のカウンタ回路。
JP19149086U 1986-12-11 1986-12-11 Pending JPS6395331U (ja)

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JP19149086U JPS6395331U (ja) 1986-12-11 1986-12-11

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JP19149086U JPS6395331U (ja) 1986-12-11 1986-12-11

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JPS6395331U true JPS6395331U (ja) 1988-06-20

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JP19149086U Pending JPS6395331U (ja) 1986-12-11 1986-12-11

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