JPH03121728U - - Google Patents
Info
- Publication number
- JPH03121728U JPH03121728U JP3121790U JP3121790U JPH03121728U JP H03121728 U JPH03121728 U JP H03121728U JP 3121790 U JP3121790 U JP 3121790U JP 3121790 U JP3121790 U JP 3121790U JP H03121728 U JPH03121728 U JP H03121728U
- Authority
- JP
- Japan
- Prior art keywords
- signal
- delay amount
- input terminal
- delay
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims 3
- 238000001514 detection method Methods 0.000 claims 2
- 230000001934 delay Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
第１図は本考案の第１の実施例を示す回路図、
第２図及び第３図は第１図に示された実施例の動
作を説明するための各部信号の波形図、第４図は
本考案の第２の実施例を示す回路図、第５図は第
４図に示された実施例の動作を説明するための各
部信号の波形図、第６図は従来のクロツク回路の
一例を示す回路図、第７図は第６図に示されたク
ロツク回路の動作を説明するための各部信号の波
形図である。 １Ａ，１Ｂ……可変遅延回路、２Ａ，２Ｂ……
ダミー負荷回路、３……カウンタ、４……デコー
ダ、１０……クロツク発生部、２０，２０Ａ……
遅延量設定回路、３０……内部回路、Ｇ１〜Ｇ４
……論理ゲート、Ｉ１〜Ｉ５……インバータ。
第２図及び第３図は第１図に示された実施例の動
作を説明するための各部信号の波形図、第４図は
本考案の第２の実施例を示す回路図、第５図は第
４図に示された実施例の動作を説明するための各
部信号の波形図、第６図は従来のクロツク回路の
一例を示す回路図、第７図は第６図に示されたク
ロツク回路の動作を説明するための各部信号の波
形図である。 １Ａ，１Ｂ……可変遅延回路、２Ａ，２Ｂ……
ダミー負荷回路、３……カウンタ、４……デコー
ダ、１０……クロツク発生部、２０，２０Ａ……
遅延量設定回路、３０……内部回路、Ｇ１〜Ｇ４
……論理ゲート、Ｉ１〜Ｉ５……インバータ。
Claims (1)
- 【実用新案登録請求の範囲】 １ 第１の入力端に原クロツク信号を入力しこの
第１の入力端及び第２の入力端の信号に対し所定
の論理処理を行い第１のクロツク信号を出力する
第１の論理ゲートと、第１の入力端に前記原クロ
ツク信号の反転信号を入力しこの第１の入力端及
び第２の入力端の信号に対し所定の論理処理を行
い第２のクロツク信号を出力する第２の論理ゲー
トと、複数の遅延量をもち、遅延量設定信号によ
りこの複数の遅延量のうちの１つを設定し前記第
１のクロツク信号をこの設定された遅延量だけ遅
延させて前記第２の論理ゲートの第２の入力端へ
供給する第１の可変遅延回路と、複数の遅延量を
もち、前記遅延量設定信号によりこの複数の遅延
量のうちの１つを設定し前記第２のクロツク信号
をこの設定された遅延量だけ遅延させて前記第１
の論理ゲートの第２の入力端へ供給する第２の可
変遅延回路とを備えたクロツク発生部と、前記第
１及び第２のクロツク信号の能動レベルの重なり
状態を検出し、この重なり状態に応じて前記遅延
量設定信号を出力する遅延量設定回路とを有する
ことを特徴とするクロツク回路。 ２ 遅延量設定回路が、第１及び第２のクロツク
信号と対応して設けられこれら第１及び第２のク
ロツク信号に対し所定の負荷特性をもつ第１及び
第２のダミー負荷回路と、これら第１及び第２の
ダミー負荷回路の出力信号の能動レベルの重なり
状態を検出する重なり検出回路と、この重なり検
出回路により検出された重なり状態に応じて遅延
量設定信号を出力する信号出力部とを備えて構成
された請求項１記載のクロツク回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3121790U JPH03121728U (ja) | 1990-03-27 | 1990-03-27 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3121790U JPH03121728U (ja) | 1990-03-27 | 1990-03-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03121728U true JPH03121728U (ja) | 1991-12-12 |
Family
ID=31533959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3121790U Pending JPH03121728U (ja) | 1990-03-27 | 1990-03-27 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03121728U (ja) |
-
1990
- 1990-03-27 JP JP3121790U patent/JPH03121728U/ja active Pending
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