JPH0475430U - - Google Patents
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- Publication number
- JPH0475430U JPH0475430U JP11730590U JP11730590U JPH0475430U JP H0475430 U JPH0475430 U JP H0475430U JP 11730590 U JP11730590 U JP 11730590U JP 11730590 U JP11730590 U JP 11730590U JP H0475430 U JPH0475430 U JP H0475430U
- Authority
- JP
- Japan
- Prior art keywords
- flip
- output terminal
- clock signal
- flop circuit
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims 4
- 230000001934 delay Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Pulse Circuits (AREA)
Description
第１図は本考案の第１実施例を示す回路図、第
２図は本考案の第２の実施例を示す回路図、第３
図は従来の一例を示す回路図である。 １……位相遅延回路、２〜７……フリツプフロ
ツプ回路、８〜１３……論理積ゲート、１４……
論理和ゲート、１５……基準クロツク発生器、ａ
，ｃ，ｄ，ｅ，ｆ，ｇ……基準クロツク、ｂ……
位相補正基準信号、ｈ，ｉ，ｊ，ｋ，ｌ，ｍ……
データ出力信号、ｎ，ｏ，ｐ，ｑ，ｒ，ｓ……反
転データ出力信号、ｔ，ｕ，ｖ，ｗ，ｘ，ｙ……
論理積信号、ｚ……論理和信号。
２図は本考案の第２の実施例を示す回路図、第３
図は従来の一例を示す回路図である。 １……位相遅延回路、２〜７……フリツプフロ
ツプ回路、８〜１３……論理積ゲート、１４……
論理和ゲート、１５……基準クロツク発生器、ａ
，ｃ，ｄ，ｅ，ｆ，ｇ……基準クロツク、ｂ……
位相補正基準信号、ｈ，ｉ，ｊ，ｋ，ｌ，ｍ……
データ出力信号、ｎ，ｏ，ｐ，ｑ，ｒ，ｓ……反
転データ出力信号、ｔ，ｕ，ｖ，ｗ，ｘ，ｙ……
論理積信号、ｚ……論理和信号。
Claims (1)
- 【実用新案登録請求の範囲】 １ 基準クロツク信号発生器と、前記基準クロツ
ク信号発生器の出力に接続され入力した基準クロ
ツク信号を遅延させ少しづつ位相の遅れたクロツ
ク信号をそれぞれの出力端子から発生する位相遅
延回路と、前記位相遅延回路のそれぞれの出力端
子にデータ入力端子をそれぞれ接続されたフリツ
プフロツプ回路群と、それぞれ前記フリツプフロ
ツプ回路群の内の一つのフリツプフロツプ回路の
データ出力端子に入力端子を接続され同じく前記
フリツプフロツプ回路群の内さきにデータ出力端
子を接続したフリツプフロツプ回路と比較して次
に位相の遅れたクロツク信号を入力されているフ
リツプフロツプ回路の反転データ出力端子に入力
端子を接続され同じく前記フリツプフロツプ回路
群の内さきにデータ出力端子を接続したフリツプ
フロツプ回路のデータ入力端子と接続されている
前記位相遅延回路の出力端子に接続された論理積
ゲート群と、前記フリツプフロツプ回路群のそれ
ぞれのフリツプフロツプ回路のクロツク入力端子
に接続された位相補正基準信号と、前記論理積ゲ
ート群のそれぞれの出力に入力端子を接続された
論理和ゲートとを含むことを特徴とする位相補正
回路。 ２ 基準クロツク信号発生器と、前記基準クロツ
ク信号発生器の出力に接続され入力した基準クロ
ツク信号を遅延させ少しづつ位相の遅れたクロツ
ク信号をそれぞれの出力端子から発生する位相遅
延回路と、前記位相遅延回路のそれぞれの出力端
子にデータ入力端子をそれぞれ接続されたフリツ
プフロツプ回路群と、それぞれ前記フリツプフロ
ツプ回路群の内の一つのフリツプフロツプ回路の
反転データ出力端子に入力端子を接続され同じく
前記フリツプフロツプ回路群の内さきにデータ出
力端子を接続したフリツプフロツプ回路と比較し
て次に位相の遅れたクロツク信号を入力されてい
るフリツプフロツプ回路のデータ出力端子に入力
端子を接続され同じく前記フリツプフロツプ回路
群の内さきにデータ出力端子を接続したフリツプ
フロツプ回路のデータ入力端子と接続されている
前記位相遅延回路の出力端子に接続された否定的
論理和ゲート群と、前記フリツプフロツプ回路群
のそれぞれのフリツプフロツプ回路のクロツク入
力端子に接続された位相補正基準信号と、前記否
定的論理和ゲート群のそれぞれの出力に入力端子
を接続された否定的論理和ゲートとを含むことを
特徴とする位相補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11730590U JPH0475430U (ja) | 1990-11-08 | 1990-11-08 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11730590U JPH0475430U (ja) | 1990-11-08 | 1990-11-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0475430U true JPH0475430U (ja) | 1992-07-01 |
Family
ID=31865197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11730590U Pending JPH0475430U (ja) | 1990-11-08 | 1990-11-08 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0475430U (ja) |
-
1990
- 1990-11-08 JP JP11730590U patent/JPH0475430U/ja active Pending
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