JPH0290725A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH0290725A JPH0290725A JP63242781A JP24278188A JPH0290725A JP H0290725 A JPH0290725 A JP H0290725A JP 63242781 A JP63242781 A JP 63242781A JP 24278188 A JP24278188 A JP 24278188A JP H0290725 A JPH0290725 A JP H0290725A
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- JP
- Japan
- Prior art keywords
- channel
- channel transistor
- control section
- trs
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims description 6
- 230000003111 delayed effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力回路に関し、特に信号遅延（デイレイ）を
利用して貫通電流を押えた出方回路に関する。
利用して貫通電流を押えた出方回路に関する。
従来、この種の出力回路としては、第５図に示す回路が
ある０図に示すように、久方端子１１がらの入力信号と
、それにデイレイ素子１を介した遅延信号とが、ＮＡＮ
Ｄ６とＮ０Ｒ７に供給され、これらＮＡＮＤ６とＮ０Ｒ
７との出力が、それぞれ出力バッファのｎチャネルトラ
ンジスタ４とｎチャネルトランジスタ５に供給されてい
た。
ある０図に示すように、久方端子１１がらの入力信号と
、それにデイレイ素子１を介した遅延信号とが、ＮＡＮ
Ｄ６とＮ０Ｒ７に供給され、これらＮＡＮＤ６とＮ０Ｒ
７との出力が、それぞれ出力バッファのｎチャネルトラ
ンジスタ４とｎチャネルトランジスタ５に供給されてい
た。
この回路の動作は、第６図のタイミング図に示される。
すなわち、図に示すように、ＮＡＮＤ６の出力がロウ（
ＬＯＷ）の期間と、Ｎ０Ｒ７の出力がハイ（Ｈｉｇｈ）
の期間とが重ならなくなる。すなわち、出力バッファの
ｎチャネルトランジスタ４と、ｎチャネルトランジスタ
５とが両方とも同時にオン（ＯＮ）状態になる期間がな
くなり、貫通電流がなくなる。
ＬＯＷ）の期間と、Ｎ０Ｒ７の出力がハイ（Ｈｉｇｈ）
の期間とが重ならなくなる。すなわち、出力バッファの
ｎチャネルトランジスタ４と、ｎチャネルトランジスタ
５とが両方とも同時にオン（ＯＮ）状態になる期間がな
くなり、貫通電流がなくなる。
上述した従来の出力回路は、インバータのみで出力する
タイプの出力回路に対し、貫通電流を防ぐことは出来る
が、出力バッファのｎチャネルトランジスタ制御部とｎ
チャネルトランジスタ制御部とがＮＡＮＤ６とＮ０Ｒ７
で構成されるため、それぞれ４つのトランジスタＱ１〜
Ｑ４．Ｑ５〜Ｑ、によって構成されている。従って、素
子数が増えるため、全体として消費電流が減少するとは
限らないという欠点がある。
タイプの出力回路に対し、貫通電流を防ぐことは出来る
が、出力バッファのｎチャネルトランジスタ制御部とｎ
チャネルトランジスタ制御部とがＮＡＮＤ６とＮ０Ｒ７
で構成されるため、それぞれ４つのトランジスタＱ１〜
Ｑ４．Ｑ５〜Ｑ、によって構成されている。従って、素
子数が増えるため、全体として消費電流が減少するとは
限らないという欠点がある。
本発明の目的は、このような欠点を除き、貫通電流を防
ぐと共に、少い素子数で構成して消費電流を少くした出
力回路を提供することにある。
ぐと共に、少い素子数で構成して消費電流を少くした出
力回路を提供することにある。
本発明の構成は、入力信号およびこの入力信号を遅延さ
せた遅延入力信号とをそれぞれ入力するｎチャネルトラ
ンジスタ制御部およびｎチャネルトランジスタ制御部と
、これら各トランジスタ制御部の出力が出力バッファと
なる出力ｎチャネルトランジスタおよび出力ｎチャネル
トランジスタとを有する出力回路において、前記ｐチャ
ネル制御部が２個のｎチャネルトランジスタと１個のｎ
チャネルトランジスタとを直列接続した回路からなり、
前記ｎチャネルトランジスタ制御部が２個のｎチャネル
トランジスタと１個のｎチャネルトランジスタを直列接
続した回路からなることを特徴とする。
せた遅延入力信号とをそれぞれ入力するｎチャネルトラ
ンジスタ制御部およびｎチャネルトランジスタ制御部と
、これら各トランジスタ制御部の出力が出力バッファと
なる出力ｎチャネルトランジスタおよび出力ｎチャネル
トランジスタとを有する出力回路において、前記ｐチャ
ネル制御部が２個のｎチャネルトランジスタと１個のｎ
チャネルトランジスタとを直列接続した回路からなり、
前記ｎチャネルトランジスタ制御部が２個のｎチャネル
トランジスタと１個のｎチャネルトランジスタを直列接
続した回路からなることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第一の実施例の回路図である。デイレ
イ素子ｌは、インバータを偶数個差べて入力信号をデイ
レイさせる回路である。ｎチャネルトランジスタ制御部
２とｎチャネルトランジスタ制御部３とには、入力端子
１１がろの入力信号およびデイレイ素子１を通った遅延
信号が供給され、これら制御部２，３の出力によって出
力バッファのｎチャネルトランジスタ４及びｎチャネル
トランジスタ５の制御を行なう構成となっている。
イ素子ｌは、インバータを偶数個差べて入力信号をデイ
レイさせる回路である。ｎチャネルトランジスタ制御部
２とｎチャネルトランジスタ制御部３とには、入力端子
１１がろの入力信号およびデイレイ素子１を通った遅延
信号が供給され、これら制御部２，３の出力によって出
力バッファのｎチャネルトランジスタ４及びｎチャネル
トランジスタ５の制御を行なう構成となっている。
この出力回路は、ｎチャネルトランジスタ制御部２を、
２個のｎチャネルトランジスタＱ＋＋。
２個のｎチャネルトランジスタＱ＋＋。
Ｑ１０と、１個のｐチャネルトランジスタＱｔｓとを直
列に接続した３トランジスタで構成し、ｎチャネルトラ
ンジスタ制御部３を、２個のｐチャネルトランジスタＱ
目、Ｑ＋ｓと１個のｎチャネルトランジスタＱ１６とを
直列に接続した３トランジスタで構成している。そして
ｎチャネルトランジスタ制御部２の２個のｎチャネルト
ランジスタＱ目。
列に接続した３トランジスタで構成し、ｎチャネルトラ
ンジスタ制御部３を、２個のｐチャネルトランジスタＱ
目、Ｑ＋ｓと１個のｎチャネルトランジスタＱ１６とを
直列に接続した３トランジスタで構成している。そして
ｎチャネルトランジスタ制御部２の２個のｎチャネルト
ランジスタＱ目。
Ｑ１０と、ｎチャネルトランジスタ制御部３の２個のｐ
チャネルトランジスタＱ１４．ｔｑには、元の入力信号
Ａと、デイレイ素子１を通った信号Ｂとが１本ずつその
ゲート入力に入力し、残りの２個のトランジスタＱＩ３
．Ｑ＋６には、両方とも元の入力信号Ａをゲート入力し
ている。
チャネルトランジスタＱ１４．ｔｑには、元の入力信号
Ａと、デイレイ素子１を通った信号Ｂとが１本ずつその
ゲート入力に入力し、残りの２個のトランジスタＱＩ３
．Ｑ＋６には、両方とも元の入力信号Ａをゲート入力し
ている。
次に動作について説明する。
第２図は第１図の動作を示すタイミング図である。入力
信号をＡ、デイレイ信号をＢとし、ｎチャネルトランジ
スタ制御部２とｎチャネルトランジスタ制御部３の各出
力をＣ，Ｄで表わしている０図中、Ｚとあるタイミング
部分は、出力がハイインピーダンスとなるが少なくとも
１０ｎｓ位は容量で保持されているため、ｐ、ｎ両°チ
ャネルトランジスタ４．５が同時にオン状態となること
はない。
信号をＡ、デイレイ信号をＢとし、ｎチャネルトランジ
スタ制御部２とｎチャネルトランジスタ制御部３の各出
力をＣ，Ｄで表わしている０図中、Ｚとあるタイミング
部分は、出力がハイインピーダンスとなるが少なくとも
１０ｎｓ位は容量で保持されているため、ｐ、ｎ両°チ
ャネルトランジスタ４．５が同時にオン状態となること
はない。
第３図は、本発明の第２゜の実施例の回路図である０本
実施例は、第１の実施例に対し、ｎチャネルトランジス
タ制御部２′およびｎチャネルトランジスタ制御部３′
の内部回路が若干相違している。すなわち、ｎチャネル
トランジスタ制御素子２′のＰチャネルトランジスタＱ
１３のゲート入力およびｎチャネルトランジスタ制御部
３′のｎチャネルトランジスタＱ１６のゲート入力に、
第１の実施例１では入力信号が供給されていたが本実施
例では、デイレイ素子１を通った遅延信号が入力されて
いる。
実施例は、第１の実施例に対し、ｎチャネルトランジス
タ制御部２′およびｎチャネルトランジスタ制御部３′
の内部回路が若干相違している。すなわち、ｎチャネル
トランジスタ制御素子２′のＰチャネルトランジスタＱ
１３のゲート入力およびｎチャネルトランジスタ制御部
３′のｎチャネルトランジスタＱ１６のゲート入力に、
第１の実施例１では入力信号が供給されていたが本実施
例では、デイレイ素子１を通った遅延信号が入力されて
いる。
次に、本実施例の動作波形図を示す第４図により動作を
説明する。
説明する。
入力信号がＡ点、デイレイさせた信号がＢ点、ｐチャネ
ルトランジスタ制御部２′と、ｎチャネルトランジスタ
制御部３′の出力が各々０点、Ｄ点となっている。この
場合も第１の実施例と同様に、Ｚの部分はハイインピー
ダンスであるが、容量により保持されているため、ｐ、
ｎ両トランジスタが同時にオン状態になることはない。
ルトランジスタ制御部２′と、ｎチャネルトランジスタ
制御部３′の出力が各々０点、Ｄ点となっている。この
場合も第１の実施例と同様に、Ｚの部分はハイインピー
ダンスであるが、容量により保持されているため、ｐ、
ｎ両トランジスタが同時にオン状態になることはない。
以上説明したように本発明は、従来の回路に対してトラ
ンジスタを２個少なく構成できるため、ゲート容量、Ｍ
ＯＳ）ランジスタの按分容量が減少して消費電流が減少
し、また、デイレイ素子の負荷容量が減少し、デイレイ
素子の最終段のインバータのサイズを小さくでき、消費
電流が更に減少するという効果がある。また、トランジ
スタ数が減少することと、デイレイ素子の最終段インバ
ータのサイズが小さくなることにより、出力段全体のサ
イズが小さくなるという効果もある。
ンジスタを２個少なく構成できるため、ゲート容量、Ｍ
ＯＳ）ランジスタの按分容量が減少して消費電流が減少
し、また、デイレイ素子の負荷容量が減少し、デイレイ
素子の最終段のインバータのサイズを小さくでき、消費
電流が更に減少するという効果がある。また、トランジ
スタ数が減少することと、デイレイ素子の最終段インバ
ータのサイズが小さくなることにより、出力段全体のサ
イズが小さくなるという効果もある。
°第１図、第３図は本発明の第１および第２の実施例の
回路図、第２図、第４図は第１図および第３図の動作を
説明するタイミング図、第５図は従来の出力回路の一例
の回路図、第６図は第５図にの出力回路のタイミング図
である。
回路図、第２図、第４図は第１図および第３図の動作を
説明するタイミング図、第５図は従来の出力回路の一例
の回路図、第６図は第５図にの出力回路のタイミング図
である。
１・・・デイレイ素子、２・・・ｐチャネルトランジス
タ制御部、３・・・ｎチャネルトランジスタ制御部、４
・・・ｐチャネルトランジスタ、５・・・ｎチャネルト
ランジスタ、６・・・ＮＡＮＤ （ｐチャネルトランジ
スタ制御部）、７・・・ＮＯＲ（ｎチャネルトランジス
タ制御部）、１１・・・入力端子、１２・・・出力端子
。
タ制御部、３・・・ｎチャネルトランジスタ制御部、４
・・・ｐチャネルトランジスタ、５・・・ｎチャネルト
ランジスタ、６・・・ＮＡＮＤ （ｐチャネルトランジ
スタ制御部）、７・・・ＮＯＲ（ｎチャネルトランジス
タ制御部）、１１・・・入力端子、１２・・・出力端子
。
Claims (1)
- 入力信号およびこの入力信号を遅延させた遅延入力信号
とをそれぞれ入力するｐチャネルトランジスタ制御部お
よびｎチャネルトランジスタ制御部と、これら各トラン
ジスタ制御部の出力が出力バッファとなる出力ｐチャネ
ルトランジスタおよび出力ｎチャネルトランジスタとを
有する出力回路において、前記ｐチャネル制御部が２個
のｎチャネルトランジスタと１個のｐチャネルトランジ
スタとを直列接続した回路からなり、前記ｎチャネルト
ランジスタ制御部が２個のｐチャネルトランジスタと１
個のｎチャネルトランジスタを直列接続した回路からな
ることを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242781A JPH0290725A (ja) | 1988-09-27 | 1988-09-27 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242781A JPH0290725A (ja) | 1988-09-27 | 1988-09-27 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0290725A true JPH0290725A (ja) | 1990-03-30 |
Family
ID=17094190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63242781A Pending JPH0290725A (ja) | 1988-09-27 | 1988-09-27 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0290725A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2740279A1 (fr) * | 1995-10-20 | 1997-04-25 | Matra Mhs | Etage amplificateur a basse consommation pour circuit integre en technologie cmos |
-
1988
- 1988-09-27 JP JP63242781A patent/JPH0290725A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2740279A1 (fr) * | 1995-10-20 | 1997-04-25 | Matra Mhs | Etage amplificateur a basse consommation pour circuit integre en technologie cmos |
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