JPH0276411A - チヤネル選択制御信号を利用したマルチプレツクサー出力のイネーブル／デイスエーブル制御装置 - Google Patents
チヤネル選択制御信号を利用したマルチプレツクサー出力のイネーブル／デイスエーブル制御装置Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は多チャネル入力データのうちで一つのチャネル
入力データのみを出力させるｍ×ｎマルチプレックサー
出力イネーブル（ｅｎａｂｌｅ）／ディスエーブル（ｄ
ｉ ｓ ａ ｂ ｌ ｅ）制御装置に係り、特に任意
のチャネル（ｃｈａｎｎｅｌ）選択制御信号の反転及び
非反転信号をイネーブル及びディスエーブル制御信号と
論理ゲートに論理動作させマルチプレックサ−出力のイ
ネーブル及びディスエーブルを実現できるようにしたチ
ャネル選択制御信号を利用したマルチプレックサ−出力
のイネーブル／ディスエーブル制御装置に関する。
入力データのみを出力させるｍ×ｎマルチプレックサー
出力イネーブル（ｅｎａｂｌｅ）／ディスエーブル（ｄ
ｉ ｓ ａ ｂ ｌ ｅ）制御装置に係り、特に任意
のチャネル（ｃｈａｎｎｅｌ）選択制御信号の反転及び
非反転信号をイネーブル及びディスエーブル制御信号と
論理ゲートに論理動作させマルチプレックサ−出力のイ
ネーブル及びディスエーブルを実現できるようにしたチ
ャネル選択制御信号を利用したマルチプレックサ−出力
のイネーブル／ディスエーブル制御装置に関する。
［従来の技術］
一般にマルチプレックサ−（ｍｕｌｔｉｐｌｅｘｅｒ）
出力のディスエーブルとは入力データに関わりなくデー
タ入力段のすべてのゲートの出力を同時に同じ論理状態
に制御し出力が１論理状態に固定されることを示し、ま
たマルチプレックサ−のチャネル選択制御信号は反転及
び非反転信号に二分されデータ入力段ゲートに印加され
るものである。この際上記反転及び非反転信号はデータ
入力段ゲートを両分してそれぞれ異なるデータ入力段ゲ
ートを駆動させており、このため、上記チャネル選択制
御信号ではすべてのデータ入力ゲートを同時に同一の論
理状態に制御することができず、従って上記チャネル選
択制御信号以外に別にイネーブル及びディスエーブル制
御信号をマルチプレックサ−に印加することにより出力
のイネーブル及びディスエーブルを実現することができ
るものであった。これら従来のマルチプレックサ−の出
力イネーブル／ディスエーブル制御装置はマルチプレッ
クサ−の出力段ゲートに上記イネーブル及びディスエー
ブル制御信号を印加する方式のイネーブル／ディスエー
ブル制御装置とデータ入力段に上記イネーブル及びディ
スエーブル制御信号を入力データ及びチャネル選択制御
信号と共に印加する方式のイネーブル／ディスエーブル
制御装置等があった。
出力のディスエーブルとは入力データに関わりなくデー
タ入力段のすべてのゲートの出力を同時に同じ論理状態
に制御し出力が１論理状態に固定されることを示し、ま
たマルチプレックサ−のチャネル選択制御信号は反転及
び非反転信号に二分されデータ入力段ゲートに印加され
るものである。この際上記反転及び非反転信号はデータ
入力段ゲートを両分してそれぞれ異なるデータ入力段ゲ
ートを駆動させており、このため、上記チャネル選択制
御信号ではすべてのデータ入力ゲートを同時に同一の論
理状態に制御することができず、従って上記チャネル選
択制御信号以外に別にイネーブル及びディスエーブル制
御信号をマルチプレックサ−に印加することにより出力
のイネーブル及びディスエーブルを実現することができ
るものであった。これら従来のマルチプレックサ−の出
力イネーブル／ディスエーブル制御装置はマルチプレッ
クサ−の出力段ゲートに上記イネーブル及びディスエー
ブル制御信号を印加する方式のイネーブル／ディスエー
ブル制御装置とデータ入力段に上記イネーブル及びディ
スエーブル制御信号を入力データ及びチャネル選択制御
信号と共に印加する方式のイネーブル／ディスエーブル
制御装置等があった。
第１図は４×１マルチプレックサ−を例にし上記４×１
マルチプレックサ−の出力段ゲートにイネーブル及びデ
ィスエーブル制御信号を印加する従来のイネーブル／デ
ィスエーブル制御装置を示している。該回路は４つのナ
ンドゲート（ＮＡＮＤｇａｔｅ）１１１〜１１４でなる
データ入力段１１０とアンド（ＡＮＤ）ゲート１２０．
そして／７ （ＮＯＲ）ゲート１３１でなる出力段１３
０および４つの反転バッファ１４１〜１４４よりなる制
御信号入力バッファ段（ｂｕｆｆｅｒ）１．４０で構成
されデータ入力端子ＤＯ〜Ｄ３を通じて印加される４つ
の入力データの内−っの入力データ出力端子（Ｄｏｕｔ
）を通して出力するものである。この際反転及び非反転
信号に二分して入カフ− されるチャネル選択制御信号の非反転信号はチャネル選
択制御信号入力端子Ｃｏ、Ｃ１を通して入力され、また
上記チャネル選択制御信号の反転信号は他のチャネル選
択制御信号入力端子ＣＢＯ。
マルチプレックサ−の出力段ゲートにイネーブル及びデ
ィスエーブル制御信号を印加する従来のイネーブル／デ
ィスエーブル制御装置を示している。該回路は４つのナ
ンドゲート（ＮＡＮＤｇａｔｅ）１１１〜１１４でなる
データ入力段１１０とアンド（ＡＮＤ）ゲート１２０．
そして／７ （ＮＯＲ）ゲート１３１でなる出力段１３
０および４つの反転バッファ１４１〜１４４よりなる制
御信号入力バッファ段（ｂｕｆｆｅｒ）１．４０で構成
されデータ入力端子ＤＯ〜Ｄ３を通じて印加される４つ
の入力データの内−っの入力データ出力端子（Ｄｏｕｔ
）を通して出力するものである。この際反転及び非反転
信号に二分して入カフ− されるチャネル選択制御信号の非反転信号はチャネル選
択制御信号入力端子Ｃｏ、Ｃ１を通して入力され、また
上記チャネル選択制御信号の反転信号は他のチャネル選
択制御信号入力端子ＣＢＯ。
ＣＢＩを通して入力され、さらにイネーブル及びディス
エーブル制御信号はイネーブル及びディスエーブル制御
信号入力端子ＣＥＮを通して入力され出力段１３０に印
加される。
エーブル制御信号はイネーブル及びディスエーブル制御
信号入力端子ＣＥＮを通して入力され出力段１３０に印
加される。
ここで上記イネーブル及びディスエーブル制御信号が論
理１１０ Ｉ＋の場合は上記出力段１３０は他の入力の
状態、すなわち、アンドゲート１２０の出力状態によっ
てその出力状態が異なり第１図で示したように４×１マ
ルチプレックサ−は４つの入力データとチャネル選択制
御信号により選択された一つのデータが出力される正常
動作を行うイネーブル状態になる。上記イネーブル及び
ディスエーブル制御信号が論理ＩＩ Ｉ Ｉ＋の場合は
上記アンドゲート１２０の出力状態に関わりなく上記出
力段１３０の出力が常に論理ＩＩ ＯＩ＋に固定される
ため上記第１図のマルチプレックサ−はディスニープル
状態になる。
理１１０ Ｉ＋の場合は上記出力段１３０は他の入力の
状態、すなわち、アンドゲート１２０の出力状態によっ
てその出力状態が異なり第１図で示したように４×１マ
ルチプレックサ−は４つの入力データとチャネル選択制
御信号により選択された一つのデータが出力される正常
動作を行うイネーブル状態になる。上記イネーブル及び
ディスエーブル制御信号が論理ＩＩ Ｉ Ｉ＋の場合は
上記アンドゲート１２０の出力状態に関わりなく上記出
力段１３０の出力が常に論理ＩＩ ＯＩ＋に固定される
ため上記第１図のマルチプレックサ−はディスニープル
状態になる。
一方、第２図は４×１マルチプレックサ−を例にあげ上
記４×１マルチプレックサ−のデータ入力段にイネーブ
ル及びディスエーブル制御信号を印加する他の従来のイ
ネーブル／ディスエーブル制御装置を示す。上記回路は
４つのナンドゲート２１１〜２１４でなるデータ入力段
２１０とナンドゲート２２１でなる出力段２２０．そし
て５つの反転バッファ２３１〜２３５でなる制御信号入
力バッファ段２３０により構成されている。この際イネ
ーブル及びディスエーブル制御信号はチャネル選択制御
信号と共に上記制御信号入力バッファ２３０で印加され
上記制御信号入力バッファ段を通じてデータ入力段２１
０で印加されることにより上記イネーブル及びディスエ
ーブル制御信号でマルチプレックサ−出力のイネーブル
及びディスエーブルを実現することができる。
記４×１マルチプレックサ−のデータ入力段にイネーブ
ル及びディスエーブル制御信号を印加する他の従来のイ
ネーブル／ディスエーブル制御装置を示す。上記回路は
４つのナンドゲート２１１〜２１４でなるデータ入力段
２１０とナンドゲート２２１でなる出力段２２０．そし
て５つの反転バッファ２３１〜２３５でなる制御信号入
力バッファ段２３０により構成されている。この際イネ
ーブル及びディスエーブル制御信号はチャネル選択制御
信号と共に上記制御信号入力バッファ２３０で印加され
上記制御信号入力バッファ段を通じてデータ入力段２１
０で印加されることにより上記イネーブル及びディスエ
ーブル制御信号でマルチプレックサ−出力のイネーブル
及びディスエーブルを実現することができる。
すなわち、上記イネーブル及びディスエーブル制御信号
が論理″゛０″の場合上記イネーブル及びディスエーブ
ル制御信号は反転バッファ２３５によって論理＃ １１
１に反転されデータ入力段２１０の各ナンドゲート２１
１〜２１４に印加されるため上記４×１マルチプレック
サ−は入力データ及びチャネル選択制御信号により出力
状態が決定されるイネーブル状態になる。一方上記イネ
ーブル及びディスエーブル制御信号が論理＃ Ｉ ＩＩ
の場合は上記イネーブル及びディスエーブル制御信号が
反転バッファ２３５により論理“０′″に反転されデー
タ入力段２１０の各ナンドゲート２１１〜２１４に印加
されるため上記データ入力段２１０のすべてのゲートの
出力は論理パ１′″に固定されこれにより上記４×１マ
ルチプレックサ−の出力が論理１１０ ＩＩで固定され
ディスエーブル状態になる。
が論理″゛０″の場合上記イネーブル及びディスエーブ
ル制御信号は反転バッファ２３５によって論理＃ １１
１に反転されデータ入力段２１０の各ナンドゲート２１
１〜２１４に印加されるため上記４×１マルチプレック
サ−は入力データ及びチャネル選択制御信号により出力
状態が決定されるイネーブル状態になる。一方上記イネ
ーブル及びディスエーブル制御信号が論理＃ Ｉ ＩＩ
の場合は上記イネーブル及びディスエーブル制御信号が
反転バッファ２３５により論理“０′″に反転されデー
タ入力段２１０の各ナンドゲート２１１〜２１４に印加
されるため上記データ入力段２１０のすべてのゲートの
出力は論理パ１′″に固定されこれにより上記４×１マ
ルチプレックサ−の出力が論理１１０ ＩＩで固定され
ディスエーブル状態になる。
［発明が解決しようとする課題］
上記第１図及び第２図で示したようにマルチプレックサ
−のイネーブル及びディスエーブルする場合種々の欠点
が生じるようになるが上記第１図の方式でマルチプレッ
クサ−の出力をイネーブル及びディスエーブルする場合
はチャネル選択制御信号とイネーブル及びディスエーブ
ル制御信号の間に経路の差によるスキュー（Ｓ ｋ ｅ
ｗ）が発生するようになり出力をイネーブル及びディ
スエーブルする時、出力データ波形が損傷はされる欠点
があってこれにより高速スイッチング（ｓｗｉｔｃｈｉ
ｎｇ）に適しないという欠点があった。このため上記第
２図の方式でマルチプレックサ−の出力をイネ−フル及
びディスエーブルする場合はデータ入力段の各ゲートに
イネーブル及びディスエーブル制御信号入力用に別の入
力端子が必要になるので回路及び配線が複雑になると共
にゲートのノイズマージン（ｎｏｉｓｅ ｍａｒｇｉ
ｎ）が小さくなる欠点がありまたイネーブル及びディス
エーブル制御信号が入力データのチャネル数だけの多数
の入力段ゲートを同時に駆動させることによりバッファ
ゲートが別に必要になり電力消耗が多くなるという欠点
があった。
−のイネーブル及びディスエーブルする場合種々の欠点
が生じるようになるが上記第１図の方式でマルチプレッ
クサ−の出力をイネーブル及びディスエーブルする場合
はチャネル選択制御信号とイネーブル及びディスエーブ
ル制御信号の間に経路の差によるスキュー（Ｓ ｋ ｅ
ｗ）が発生するようになり出力をイネーブル及びディ
スエーブルする時、出力データ波形が損傷はされる欠点
があってこれにより高速スイッチング（ｓｗｉｔｃｈｉ
ｎｇ）に適しないという欠点があった。このため上記第
２図の方式でマルチプレックサ−の出力をイネ−フル及
びディスエーブルする場合はデータ入力段の各ゲートに
イネーブル及びディスエーブル制御信号入力用に別の入
力端子が必要になるので回路及び配線が複雑になると共
にゲートのノイズマージン（ｎｏｉｓｅ ｍａｒｇｉ
ｎ）が小さくなる欠点がありまたイネーブル及びディス
エーブル制御信号が入力データのチャネル数だけの多数
の入力段ゲートを同時に駆動させることによりバッファ
ゲートが別に必要になり電力消耗が多くなるという欠点
があった。
本発明の目的はこれらの問題点を解決し、出力データ波
形の損傷を生ずることなく、高速スイッチングが可能で
あり、また回路構成が簡単でノイズマージンが大きく、
電力消費の少いチャネル選駅制御信号を利用したマルチ
プレックサ−出力のイネーブル／ディスエーブル制御装
置を提供することにある。
形の損傷を生ずることなく、高速スイッチングが可能で
あり、また回路構成が簡単でノイズマージンが大きく、
電力消費の少いチャネル選駅制御信号を利用したマルチ
プレックサ−出力のイネーブル／ディスエーブル制御装
置を提供することにある。
［課題を解決するための手段］
上記目的は多チャネル入力データ中１チャネル入力デー
タのみ出力させるｍＸｎマルチプレックサにおいて、チ
ャネル選択制御信号を反転させ１チャネルが選択できる
ようする制御信号入力バッファ段と、少くも多チャネル
の入力データとチャネル選択制御信号、イネーブル及び
ディスエーブル制御信号を受け論理処理させるデータ入
力段と、上記データ入力段の出力により１チャネルの入
力データを出力させる出力段と、 反転、非反転信号よ「りなるチャネル選択制御信号を論
理ゲートによるイネーブル及びディスエーブル制御信号
との論理によりイネーブル及びディスエーブル制御信号
で、上記反転及び非反転信号が互いに非反転されるよう
に制御することによって上記データ入力段のすべてのゲ
ートの出力を入力に関わりなく一つの論理状態に固定さ
せるようにしたイネーブル及びディスエーブル制御段と
、上記ンネーブル及びディスエーブル制御段の出力がす
べて論理１１０ ＩＩの場合のみディスエーブルされそ
の他はすべてイネーブルされる第１マルチプレックサ−
と、 上記出力が論理′″１″の場合のみディスエーブルされ
その他はすべてイネーブルされる第２マルチプツクサー
とを有し、もって電力の浪費、出力データの損傷なしに
マルチプレックサ−の出力をイネーブル及びディスエー
ブルさせるようにすることにより達成される。
タのみ出力させるｍＸｎマルチプレックサにおいて、チ
ャネル選択制御信号を反転させ１チャネルが選択できる
ようする制御信号入力バッファ段と、少くも多チャネル
の入力データとチャネル選択制御信号、イネーブル及び
ディスエーブル制御信号を受け論理処理させるデータ入
力段と、上記データ入力段の出力により１チャネルの入
力データを出力させる出力段と、 反転、非反転信号よ「りなるチャネル選択制御信号を論
理ゲートによるイネーブル及びディスエーブル制御信号
との論理によりイネーブル及びディスエーブル制御信号
で、上記反転及び非反転信号が互いに非反転されるよう
に制御することによって上記データ入力段のすべてのゲ
ートの出力を入力に関わりなく一つの論理状態に固定さ
せるようにしたイネーブル及びディスエーブル制御段と
、上記ンネーブル及びディスエーブル制御段の出力がす
べて論理１１０ ＩＩの場合のみディスエーブルされそ
の他はすべてイネーブルされる第１マルチプレックサ−
と、 上記出力が論理′″１″の場合のみディスエーブルされ
その他はすべてイネーブルされる第２マルチプツクサー
とを有し、もって電力の浪費、出力データの損傷なしに
マルチプレックサ−の出力をイネーブル及びディスエー
ブルさせるようにすることにより達成される。
［作用］
本発明のこのような構成によれば、ｍ Ｘ ｎマルチプ
レックサ−の出力をイネーブル及びディスエーブルする
時任意のチャネル選択制御信号の反転及び非反転信号を
論理ゲートでイネーブル及びディスエーブル制御信号と
論理操作させることによりイネーブル及びディスエーブ
ル制御信号で反転は及び非反転信号を同時に同様な論理
状態に制御できる。また、データ入力段の各ゲートにイ
ネ−プル及びディスエーブル制御信号入力用としての別
の入力端子や、イネーブル及びディスエーブル制御信号
が入力データのチャネル数だけの多数のデータ入力段ゲ
ートを駆動するための別のバッファゲートが不要でかつ
チャネル選択制御信号とイネーブル及びディスエーブル
制御信号の間にスキューがないように創案されたもので
ある。
レックサ−の出力をイネーブル及びディスエーブルする
時任意のチャネル選択制御信号の反転及び非反転信号を
論理ゲートでイネーブル及びディスエーブル制御信号と
論理操作させることによりイネーブル及びディスエーブ
ル制御信号で反転は及び非反転信号を同時に同様な論理
状態に制御できる。また、データ入力段の各ゲートにイ
ネ−プル及びディスエーブル制御信号入力用としての別
の入力端子や、イネーブル及びディスエーブル制御信号
が入力データのチャネル数だけの多数のデータ入力段ゲ
ートを駆動するための別のバッファゲートが不要でかつ
チャネル選択制御信号とイネーブル及びディスエーブル
制御信号の間にスキューがないように創案されたもので
ある。
［実施例］
本発明の構成及び作用効果を実施例を通じて詳細に説明
すると次の通りである。
すると次の通りである。
第３図は本発明の一実施例であり、４×１マルチプレッ
クサ−を例にあげ上記マルチプレックサ−の出力ディス
エーブル時出力が論理″０”の場合イネーブル及びディ
スエーブル制御段を利用してマルチプレックサ−の出力
イネーブル及びディスエーブルを実現した例を示すもの
である。上記回路は４つの３入力ナンドゲート３１１〜
３１４でなるデータ入力段３１０と４入力ナンドゲート
３２１でなる出力段３２０．そして２つの反転バッファ
３３１，３３２でなる制御信号入力バッファ段３３０と
２つの入力ノアバツファゲ−１・３４１．３４２でなる
イネーブル及びディスエーブル制御段３４０で構成され
ている。上記第３図の実施例を第２図で示すような従来
のイネーブル／ディスエーブル制御装置と比べれば上記
第２図の制御信号入力バッファ段２３０でのチャネル選
択制御信号反転バッファ２３３，２３４とイネーブル及
びディスエーブル制御信号反転バッファ２３５をイネー
ブル及びディスエーブル制御段３４０に代替することに
よりイネーブル及びディスエーブル用バッファがなくな
っており、上記第２図のデータ入力段２１０での４入力
ナンドゲート２１１〜２１４が３入力ナンドゲート３１
１〜３１４に代替することにより第３図のデータ入力段
ゲートの入力数が減少している。また上記第３図の２つ
のノアバッファゲート３４１，３４２は第２図の制御信
号入力バッファ段２３０内の反転バッファ２３３．２３
４と同様な方法で連結されており残りの２つの入力はま
とめてイネーブル及びディスエーブル制御信号を受けい
れるように構成されたものである。
クサ−を例にあげ上記マルチプレックサ−の出力ディス
エーブル時出力が論理″０”の場合イネーブル及びディ
スエーブル制御段を利用してマルチプレックサ−の出力
イネーブル及びディスエーブルを実現した例を示すもの
である。上記回路は４つの３入力ナンドゲート３１１〜
３１４でなるデータ入力段３１０と４入力ナンドゲート
３２１でなる出力段３２０．そして２つの反転バッファ
３３１，３３２でなる制御信号入力バッファ段３３０と
２つの入力ノアバツファゲ−１・３４１．３４２でなる
イネーブル及びディスエーブル制御段３４０で構成され
ている。上記第３図の実施例を第２図で示すような従来
のイネーブル／ディスエーブル制御装置と比べれば上記
第２図の制御信号入力バッファ段２３０でのチャネル選
択制御信号反転バッファ２３３，２３４とイネーブル及
びディスエーブル制御信号反転バッファ２３５をイネー
ブル及びディスエーブル制御段３４０に代替することに
よりイネーブル及びディスエーブル用バッファがなくな
っており、上記第２図のデータ入力段２１０での４入力
ナンドゲート２１１〜２１４が３入力ナンドゲート３１
１〜３１４に代替することにより第３図のデータ入力段
ゲートの入力数が減少している。また上記第３図の２つ
のノアバッファゲート３４１，３４２は第２図の制御信
号入力バッファ段２３０内の反転バッファ２３３．２３
４と同様な方法で連結されており残りの２つの入力はま
とめてイネーブル及びディスエーブル制御信号を受けい
れるように構成されたものである。
この際イネーブル及びディスエーブル制御信号入力端子
ＣＥＮを介して印加される上記イネーブル及びディスエ
ーブル制御信号が論理１′０″′になれば２つのノアバ
ッファゲート３４１，３４２はチャネル選択制御信号入
力端子Ｃ１，ＣＢＩを介して印加される反転及び非反転
信号により出力が決定される単なる反転バッファに動作
するもので第２図のイネーブル及びディスエーブル制御
信号が論理“０″としてイネーブルされる状態と同様で
ある。従って上記第３図の４Ｘ１マルチプレックサ−は
４つの入力データとチャネル選択制御信号によって出力
状態が決定されるイネーブル状態になる。
ＣＥＮを介して印加される上記イネーブル及びディスエ
ーブル制御信号が論理１′０″′になれば２つのノアバ
ッファゲート３４１，３４２はチャネル選択制御信号入
力端子Ｃ１，ＣＢＩを介して印加される反転及び非反転
信号により出力が決定される単なる反転バッファに動作
するもので第２図のイネーブル及びディスエーブル制御
信号が論理“０″としてイネーブルされる状態と同様で
ある。従って上記第３図の４Ｘ１マルチプレックサ−は
４つの入力データとチャネル選択制御信号によって出力
状態が決定されるイネーブル状態になる。
また上記イネーブル及びディスエーブル制御信号が論理
＋１１１１になれば、チャネル選択制御信号入力端子Ｃ
１，ＣＢＩを介して印加されるチャネル選択制御信号の
論理状態に関わらず２つの２入力バツファゲート３４１
，３４２の出力はすべて論理“０″になり上記論理″０
”であるノアバラファゲート３４１，３４２の出力はデ
ータ入力段３１０のすべてのゲートの出力を論理１１１
＋＋に固定させ結果として、上記４Ｘ１マルチプレッ
クサ−の出力は論理ＩＩ Ｏ＋＋で固定されディスエー
ブル状態になる。
＋１１１１になれば、チャネル選択制御信号入力端子Ｃ
１，ＣＢＩを介して印加されるチャネル選択制御信号の
論理状態に関わらず２つの２入力バツファゲート３４１
，３４２の出力はすべて論理“０″になり上記論理″０
”であるノアバラファゲート３４１，３４２の出力はデ
ータ入力段３１０のすべてのゲートの出力を論理１１１
＋＋に固定させ結果として、上記４Ｘ１マルチプレッ
クサ−の出力は論理ＩＩ Ｏ＋＋で固定されディスエー
ブル状態になる。
上記のように第３図の実施例でマルチプレックサ−の出
力をイネーブル及びディスエーブルする場合イネーブル
及びディスエーブル制御段は種々の形態に構成されるが
第３図のイネーブル及びディスエーブル制御段３４０は
イネーブル及びディスエーブル制御信号が論理ＩＩ Ｉ
＋＋としてマルチプレックサ−の出力がディスエーブ
ルされる時上記イネーブル及びディスエーブル制御段３
４．０の出力が論理“０″になり上記のようにマルチプ
レックサ−の出力ディスエーブルの際出力が論理“０”
になるイネーブル及びディスエーブル制御段でイネーブ
ル及びディスエーブルを実現する場合論理パ０′″の入
力によりデータ入力段のすべてのゲートの出力が固定さ
れなければならないのでデータ入力段ゲートはナンドゲ
ート又はアンドゲートで構成しなければならない。
力をイネーブル及びディスエーブルする場合イネーブル
及びディスエーブル制御段は種々の形態に構成されるが
第３図のイネーブル及びディスエーブル制御段３４０は
イネーブル及びディスエーブル制御信号が論理ＩＩ Ｉ
＋＋としてマルチプレックサ−の出力がディスエーブ
ルされる時上記イネーブル及びディスエーブル制御段３
４．０の出力が論理“０″になり上記のようにマルチプ
レックサ−の出力ディスエーブルの際出力が論理“０”
になるイネーブル及びディスエーブル制御段でイネーブ
ル及びディスエーブルを実現する場合論理パ０′″の入
力によりデータ入力段のすべてのゲートの出力が固定さ
れなければならないのでデータ入力段ゲートはナンドゲ
ート又はアンドゲートで構成しなければならない。
第４図は第３図の他の実施例で上記第３図に示したよう
に４Ｘ１マルチプレックサ−の出力ディスエーブルの時
出力が論理ＪＩ Ｏ＃になるイネーブル及びディスエー
ブル制御段を図示したがイネーブル及びディスエーブル
制御段３４０は２入力ノアバツファゲート３４１，３４
２で構成されイネーブル及びディスエーブル制御信号が
論理１１０ ＩＩの場合はチャネル選択制御信号を反転
して出力させる反転バッファとして動作する。一方イネ
ーブル及びディスエーブル制御信号が論理Ｉｔ １１ｊ
の場合はチャネル選択制御信号に関わらずディスエーブ
ル信号を出力させマルチプレックサ−の出力がディスエ
ーブルとなるようにする。イネーブル及びディスエーブ
ル制御段３５０は２つの２入力アンドバツファゲート３
５１，３５１で構成されイネーブル及びディスエーブル
制御信号が論理１１１１７の場合はチャネル選択制御信
号の入力バッファとして動作し、イネーブル及びディス
エーブル制御信号が論理“０”の場合はディスエーブル
信号を出力する。
に４Ｘ１マルチプレックサ−の出力ディスエーブルの時
出力が論理ＪＩ Ｏ＃になるイネーブル及びディスエー
ブル制御段を図示したがイネーブル及びディスエーブル
制御段３４０は２入力ノアバツファゲート３４１，３４
２で構成されイネーブル及びディスエーブル制御信号が
論理１１０ ＩＩの場合はチャネル選択制御信号を反転
して出力させる反転バッファとして動作する。一方イネ
ーブル及びディスエーブル制御信号が論理Ｉｔ １１ｊ
の場合はチャネル選択制御信号に関わらずディスエーブ
ル信号を出力させマルチプレックサ−の出力がディスエ
ーブルとなるようにする。イネーブル及びディスエーブ
ル制御段３５０は２つの２入力アンドバツファゲート３
５１，３５１で構成されイネーブル及びディスエーブル
制御信号が論理１１１１７の場合はチャネル選択制御信
号の入力バッファとして動作し、イネーブル及びディス
エーブル制御信号が論理“０”の場合はディスエーブル
信号を出力する。
この際上記イネーブル及びディスエーブル制御段３４０
，３５０は制御信号の駆動能力が大きくバッファゲート
を駆動するのに無理がないときが適し回路が簡単で高速
スイッチングに適する。
，３５０は制御信号の駆動能力が大きくバッファゲート
を駆動するのに無理がないときが適し回路が簡単で高速
スイッチングに適する。
一方、イネーブル及びディスエーブル制御段３６０．３
７０は、上記イネーブル及びディスエーブル制御段３５
０，３４０のバッファゲートを一般のゲートに代替し出
力に非反転バッファを連結して構成され上記イネーブル
及びディスエーブル制御段３５０，３４０とそれぞれ同
一の動作をして上記イネーブル及びディスエーブル制御
段３６０は２つのアンドゲート３６１，３６２と２つの
非反転バッファ３６３，３６４で構成されイネーブル及
びディスエーブル制御信号が論理Ｌ１０″の場合ディス
エーブル信号を出方する。上記イネーブル及びディスエ
ーブル制御段３７０はそれぞれ２つのノアゲート３７１
，３７２と非反転バッファ３７３，３７４で構成され、
イネーブル及びディスエーブル制御信号が論理１１１
ＩＩの場合ディスエーブル信号を出力し制御信号駆動能
力が小さく制御信号入力段のバッファゲートを直接駆動
するのに遅延時間が大きい場合上記イネーブル及びディ
スエーブル制御段３６０，３７０と同様に制御信号とバ
ッファゲートの間に一般ゲートに制御信号を非反転させ
ることにより負荷の不均衡を解消し動作遅延時間を短縮
させることができる。
７０は、上記イネーブル及びディスエーブル制御段３５
０，３４０のバッファゲートを一般のゲートに代替し出
力に非反転バッファを連結して構成され上記イネーブル
及びディスエーブル制御段３５０，３４０とそれぞれ同
一の動作をして上記イネーブル及びディスエーブル制御
段３６０は２つのアンドゲート３６１，３６２と２つの
非反転バッファ３６３，３６４で構成されイネーブル及
びディスエーブル制御信号が論理Ｌ１０″の場合ディス
エーブル信号を出方する。上記イネーブル及びディスエ
ーブル制御段３７０はそれぞれ２つのノアゲート３７１
，３７２と非反転バッファ３７３，３７４で構成され、
イネーブル及びディスエーブル制御信号が論理１１１
ＩＩの場合ディスエーブル信号を出力し制御信号駆動能
力が小さく制御信号入力段のバッファゲートを直接駆動
するのに遅延時間が大きい場合上記イネーブル及びディ
スエーブル制御段３６０，３７０と同様に制御信号とバ
ッファゲートの間に一般ゲートに制御信号を非反転させ
ることにより負荷の不均衡を解消し動作遅延時間を短縮
させることができる。
またその他のイネーブル及びディスエーブル制御段３８
０，３９０はそれぞれ２つの２入力ナンドゲート及びオ
アゲートとして制御信号を非反転させ出力に非反転バッ
ファゲートを連結して構成したが上記イネーブル及びデ
ィスエーブル制御段３８０はそれぞれ２つのナンドゲー
ト３８１，３８２と反転バッファゲート３８３，３８４
で構成され上記イネーブルネ及びディスエーブル制御段
３５０と同一動作をする。また上記イネーブル及びディ
スエーブル制御段３９０はそれぞれ２つのオアゲート３
９１，３９２と反転バッファゲート３９３．３９４で構
成され上記イネーブル及びディスエーブル制御段３４０
と同一動作をし前述したイネーブル及びディスエーブル
制御段３６ｏ。
０，３９０はそれぞれ２つの２入力ナンドゲート及びオ
アゲートとして制御信号を非反転させ出力に非反転バッ
ファゲートを連結して構成したが上記イネーブル及びデ
ィスエーブル制御段３８０はそれぞれ２つのナンドゲー
ト３８１，３８２と反転バッファゲート３８３，３８４
で構成され上記イネーブルネ及びディスエーブル制御段
３５０と同一動作をする。また上記イネーブル及びディ
スエーブル制御段３９０はそれぞれ２つのオアゲート３
９１，３９２と反転バッファゲート３９３．３９４で構
成され上記イネーブル及びディスエーブル制御段３４０
と同一動作をし前述したイネーブル及びディスエーブル
制御段３６ｏ。
３７０と同様に制御信号の駆動能力が小さくて直接制御
信号入力バッファ段のバッファゲートを駆動するのが難
しい時適用し速度特性を向上させることができる。
信号入力バッファ段のバッファゲートを駆動するのが難
しい時適用し速度特性を向上させることができる。
第５図は本発明の他の実施例により４Ｘ１マルチプレッ
クサ−を例にとり上記マルチプレックサ−の出力ディス
エーブル時出力が論理ＩＩ Ｉ ＩＩであるイネーブル
及びディスエーブル制御段を利用してマルチプレックサ
−の出力イネーブル及びディスエーブルを実現した例を
図示したもので該回路は４つの３入力ッアゲート４１１
〜４１４でなるデータ入力段４１０と４入力オアゲート
４２１でなる出力段４２０．そして２つの反転バッファ
４３１．４３２でなる制御信号入力バッファ段４３０と
２つの２入力ナンドバッファゲート４４１゜４４２でな
るイネーブル及びディスエーブル制御段４４０で構成さ
れている。該回路においてイネーブル及びディスエーブ
ル制御信号が論理１１１ ＩＩの場合は上記２つのナン
ドバッファゲート４４１゜４４２が単に反転バッファと
して動作することにより上記第５図の４Ｘ１マルチプレ
ックサ−は正常動作をするイネーブル状態になる。一方
イネーブル及びディスエーブル制御信号が論理１１０′
″の場合はチャネル選択制御信号の論理状態に関わりな
く上記ナンドバッファゲート４４１，４４２の出力がす
べて論理“１”になることからデータ入力段４１０のす
べてのゲートの出力が論理パ０′″で固定され上記４×
１マルチプレックサ−はディスエーブル状態になりこの
場合論理ＩＩ Ｉ Ｉ＋入力によってデータ入力段のす
べてのゲートの出力が固定されなければならずデータ入
力ゲートはノアゲートまたはオアゲートに構成されなけ
ればならなｔ）。
クサ−を例にとり上記マルチプレックサ−の出力ディス
エーブル時出力が論理ＩＩ Ｉ ＩＩであるイネーブル
及びディスエーブル制御段を利用してマルチプレックサ
−の出力イネーブル及びディスエーブルを実現した例を
図示したもので該回路は４つの３入力ッアゲート４１１
〜４１４でなるデータ入力段４１０と４入力オアゲート
４２１でなる出力段４２０．そして２つの反転バッファ
４３１．４３２でなる制御信号入力バッファ段４３０と
２つの２入力ナンドバッファゲート４４１゜４４２でな
るイネーブル及びディスエーブル制御段４４０で構成さ
れている。該回路においてイネーブル及びディスエーブ
ル制御信号が論理１１１ ＩＩの場合は上記２つのナン
ドバッファゲート４４１゜４４２が単に反転バッファと
して動作することにより上記第５図の４Ｘ１マルチプレ
ックサ−は正常動作をするイネーブル状態になる。一方
イネーブル及びディスエーブル制御信号が論理１１０′
″の場合はチャネル選択制御信号の論理状態に関わりな
く上記ナンドバッファゲート４４１，４４２の出力がす
べて論理“１”になることからデータ入力段４１０のす
べてのゲートの出力が論理パ０′″で固定され上記４×
１マルチプレックサ−はディスエーブル状態になりこの
場合論理ＩＩ Ｉ Ｉ＋入力によってデータ入力段のす
べてのゲートの出力が固定されなければならずデータ入
力ゲートはノアゲートまたはオアゲートに構成されなけ
ればならなｔ）。
第６図は第５図の変形の実施例で上記第５図で示したよ
うな４Ｘ１マルチプレックサ−の出力ディスエーブル時
出力が論理１１１′″になるイネーブル及びディスエー
ブル制御段を図示したものである。イネーブル及びディ
スエーブル制御段４４０は２つの２入力ナンドバツファ
ゲート４４１．４４２で構成されイネーブル及びディス
エーブル制御信号が論理１１０ ＃の時ディスエーブル
信号を出力しイネーブル及びディスエーブル制御段４５
０は２つの２入力オアバツファゲート４５１，４５２で
構成されイネーブル及びディスエーブル制御信号が論理
″′１″の時ディスエーブル信号を出力する。この際上
記イネーブル及びディスエーブル制御段４４０，４５０
は前述したイネーブル及びディスエーブル制御段３４０
，３５０と同様に制御信号の駆動能力が大きく制御信号
入力段のバッファゲートを直接駆動するのに無理がない
場合に適して回路が簡単で高速スイッチングに適してい
る。
うな４Ｘ１マルチプレックサ−の出力ディスエーブル時
出力が論理１１１′″になるイネーブル及びディスエー
ブル制御段を図示したものである。イネーブル及びディ
スエーブル制御段４４０は２つの２入力ナンドバツファ
ゲート４４１．４４２で構成されイネーブル及びディス
エーブル制御信号が論理１１０ ＃の時ディスエーブル
信号を出力しイネーブル及びディスエーブル制御段４５
０は２つの２入力オアバツファゲート４５１，４５２で
構成されイネーブル及びディスエーブル制御信号が論理
″′１″の時ディスエーブル信号を出力する。この際上
記イネーブル及びディスエーブル制御段４４０，４５０
は前述したイネーブル及びディスエーブル制御段３４０
，３５０と同様に制御信号の駆動能力が大きく制御信号
入力段のバッファゲートを直接駆動するのに無理がない
場合に適して回路が簡単で高速スイッチングに適してい
る。
一方、イネーブル及びディスエーブル制御段４６０．４
７０は上記イネーブル及びディスエーブル制御段４４０
，４５０のバッファゲートを一般名ゲートに代替し出力
に非反転バッファを連結して構成されており全体回路の
動作は上記イネーブル及びディスエーブル制御段４４０
，４５０と同一である。上記イネーブル及びディスエー
ブル制御段４６０は２つのナンドゲート４６１，４６２
と２つの非反転バッファ４６３，４６４で構成され上記
イネーブル及びディスエーブル制御段４７０はそれぞれ
２つのオアゲート４７１，４７２と非反転バッファ４７
３，４７４で構成されているもので制御信号の駆動能力
が小さく直接制御信号入力段のバッファゲートを駆動す
ることが難しい時に作用して遅延時間を短縮することが
できる。
７０は上記イネーブル及びディスエーブル制御段４４０
，４５０のバッファゲートを一般名ゲートに代替し出力
に非反転バッファを連結して構成されており全体回路の
動作は上記イネーブル及びディスエーブル制御段４４０
，４５０と同一である。上記イネーブル及びディスエー
ブル制御段４６０は２つのナンドゲート４６１，４６２
と２つの非反転バッファ４６３，４６４で構成され上記
イネーブル及びディスエーブル制御段４７０はそれぞれ
２つのオアゲート４７１，４７２と非反転バッファ４７
３，４７４で構成されているもので制御信号の駆動能力
が小さく直接制御信号入力段のバッファゲートを駆動す
ることが難しい時に作用して遅延時間を短縮することが
できる。
またイネーブル及びディスエーブル制御段４８０はそれ
ぞれ２つの２入力アンドゲート４８１゜４８２と反転バ
ッファゲート４８３，４８４で構成されその他のイネー
ブル及びディスエーブル制御段４９０はそれぞれ２つの
ノアゲート４９１゜４９２と反転バッファゲート４９３
，４９４で構成されたものである。４８０及び４９０は
全体的には上記イネーブル及びディスエーブル制御段４
４０．４５０とそれぞれ同一動作をし上記イネーブル及
びディスエーブル制御段４６０，４７０と同様に制御信
号の駆動能力が小さくて直接制御信号入力段のバッファ
ゲートを駆動することが難しい時に作用して速度特性を
向上させることができる。
ぞれ２つの２入力アンドゲート４８１゜４８２と反転バ
ッファゲート４８３，４８４で構成されその他のイネー
ブル及びディスエーブル制御段４９０はそれぞれ２つの
ノアゲート４９１゜４９２と反転バッファゲート４９３
，４９４で構成されたものである。４８０及び４９０は
全体的には上記イネーブル及びディスエーブル制御段４
４０．４５０とそれぞれ同一動作をし上記イネーブル及
びディスエーブル制御段４６０，４７０と同様に制御信
号の駆動能力が小さくて直接制御信号入力段のバッファ
ゲートを駆動することが難しい時に作用して速度特性を
向上させることができる。
以上のように本実施例はすべて４×１マルチプレックサ
−で説明したが本発明はすべてｍ×ｎマルチプレックサ
ーに適用することができ特に入力数が多いマルチプレッ
クサ−であれば−層効果的に利用することができる。
−で説明したが本発明はすべてｍ×ｎマルチプレックサ
ーに適用することができ特に入力数が多いマルチプレッ
クサ−であれば−層効果的に利用することができる。
［発明の効果］
本発明を従来のイネーブル／ディスエーブル制御装置と
比較すればイネーブル及びディスエーブル用のバッファ
ゲートを除去することにより電力消耗の減少効果があり
、またマルチプレックサ−のチャネル選択制御信号とイ
ネーブル及びディスエーブル制御信号の経路の差による
有効出力データピット（ｂｉｔ）の損傷を防ぐ効果があ
る。これにより高速スイッチングに適する長所があり、
データ入力段ゲートの入力数の減少でゲートのノイズマ
ージンが大きくなる効果がある。またデータ入力段ゲー
トの入力を構成するダイオード（ｄｉｏｄｅ）及びトラ
ンジスター数の減少とイネ一一路− プル及びディスエーブル用バッファゲート及び配線がな
くなることにより直接回路製作時ダイス（ｄｉｅ）面積
が縮小する効果がありデータ入力段ゲートの簡略化とイ
ネーブル及びディスエーブル用バッファゲートの不要、
ノイズマージンの増大により直接回路の製作時収益率が
改善される効果がある。
比較すればイネーブル及びディスエーブル用のバッファ
ゲートを除去することにより電力消耗の減少効果があり
、またマルチプレックサ−のチャネル選択制御信号とイ
ネーブル及びディスエーブル制御信号の経路の差による
有効出力データピット（ｂｉｔ）の損傷を防ぐ効果があ
る。これにより高速スイッチングに適する長所があり、
データ入力段ゲートの入力数の減少でゲートのノイズマ
ージンが大きくなる効果がある。またデータ入力段ゲー
トの入力を構成するダイオード（ｄｉｏｄｅ）及びトラ
ンジスター数の減少とイネ一一路− プル及びディスエーブル用バッファゲート及び配線がな
くなることにより直接回路製作時ダイス（ｄｉｅ）面積
が縮小する効果がありデータ入力段ゲートの簡略化とイ
ネーブル及びディスエーブル用バッファゲートの不要、
ノイズマージンの増大により直接回路の製作時収益率が
改善される効果がある。
第１図は及び第２図は４×１マルチプレックサ−を例に
あげて説明した従来のイネーブル／ディスエーブル制御
装置の構成図、第３図は本発明の一実施例におけるイネ
ーブル／ディスエーブル制御装置の構成図、第４図は第
３図の他の実施例におけるイネーブル及びディスエーブ
ル制御段の構成図、第５図は本発明の一実施例における
イネーブル／ディスエーブル制御装置の構成図、第６図
は第５図の他の実施例におけるイネーブル及びディスエ
ーブル制御段の構成図である。 １１０．２１０，３１０，４１０：データ入力段、１３
０．２２０，３２０，４２０：出力段、１４０．２３０
，３３０，４３０：制御信号入力バッファ段、３４０〜
３９０，４４０〜４９０：イネーブル及びディスエーブ
ル制御段、１１１〜１１４．２１１〜２１４，２２１，
３１１〜．３１４ 。 ３２１．３８１，３８２，４６１，４６２：ナンドゲー
ト、１２０，３６１，３６２，４８１，４８２＝アンド
ゲート、１３１，３７１，３７２゜４１１〜４１４，４
９１，４９２：ノアゲート、３９１．３９２，４２１，
４７１，４７２ニオアゲート、１４１〜１４４，２３１
〜２３５，３３１．３３２，３８３，３８４，３９３，
３９４゜４３１．４３２，４８３，４８４，４９３，４
９４：反転バッファゲート、３４１，３４２：ノアバッ
ファゲート、４５１，４５２：オアバッファゲート、４
４１，４４２：ナンドバッファゲート、３５１．３５２
：アンドバッファゲート、３６３゜３６４．３７３，３
７４，４６３，４６４，４７３．４７４：非反転バッフ
ァゲート。
あげて説明した従来のイネーブル／ディスエーブル制御
装置の構成図、第３図は本発明の一実施例におけるイネ
ーブル／ディスエーブル制御装置の構成図、第４図は第
３図の他の実施例におけるイネーブル及びディスエーブ
ル制御段の構成図、第５図は本発明の一実施例における
イネーブル／ディスエーブル制御装置の構成図、第６図
は第５図の他の実施例におけるイネーブル及びディスエ
ーブル制御段の構成図である。 １１０．２１０，３１０，４１０：データ入力段、１３
０．２２０，３２０，４２０：出力段、１４０．２３０
，３３０，４３０：制御信号入力バッファ段、３４０〜
３９０，４４０〜４９０：イネーブル及びディスエーブ
ル制御段、１１１〜１１４．２１１〜２１４，２２１，
３１１〜．３１４ 。 ３２１．３８１，３８２，４６１，４６２：ナンドゲー
ト、１２０，３６１，３６２，４８１，４８２＝アンド
ゲート、１３１，３７１，３７２゜４１１〜４１４，４
９１，４９２：ノアゲート、３９１．３９２，４２１，
４７１，４７２ニオアゲート、１４１〜１４４，２３１
〜２３５，３３１．３３２，３８３，３８４，３９３，
３９４゜４３１．４３２，４８３，４８４，４９３，４
９４：反転バッファゲート、３４１，３４２：ノアバッ
ファゲート、４５１，４５２：オアバッファゲート、４
４１，４４２：ナンドバッファゲート、３５１．３５２
：アンドバッファゲート、３６３゜３６４．３７３，３
７４，４６３，４６４，４７３．４７４：非反転バッフ
ァゲート。
Claims (1)
- 【特許請求の範囲】 １、多チャネル入力データ中１チャネル入力データのみ
出力させるｍ×ｎマルチプレックサーにおいて、チャネ
ル選択制御信号を反転させ１チャネルが選択できるよう
にする制御信号入力バッファ段と、少くも多チャネルの
入力データとチャネル選択制御信号、イネーブル及びデ
ィスエーブル制御信号を受け論理処理させるデータ入力
段と、 上記データ入力段の出力により１チャネルの入力データ
を出力させる出力段と、 反転、非反転信号よりなるチャネル選択制御信号を論理
ゲートによるイネーブル及びディスエーブル制御信号と
の論理により、イネーブル及びディスエーブル制御信号
で、上記反転及び非反転信号が互いに非反転されるよう
に制御することによって上記データ入力段のすべてのゲ
ートの出力を入力に関わりなく一つの論理状態に固定さ
せるようにしたイネーブル及びディスエーブル制御段と
、 上記イネーブル及びディスエーブル制御段の出力がすべ
て論理“０”の場合のみディスエーブルされその他はす
べてイネーブルされるだい１マルチプレックサーと、 上記出力が論理“１”の場合のみディスエーブルされそ
の他はすべてイネーブルされる第２マルチプレックサー
とを有し、もって電力の浪費、出力データの損傷なしに
マルチプレックサーの出力をイネーブル及びディスエー
ブルさせるようにしたことを特徴とするチャネル選択制
御信号を利用したマルチプレックサー出力のイネーブル
／ディスエーブル制御装置。 ２、請求項１において、 上記第１マルチプレックサーは４つの３入力ナンドゲー
トよりなるデータ入力段と４入力ナンドゲートよりなる
出力段、および２つの反転バッファよりなる制御信号入
力バッファと２つの２入力ノアバッファゲートよりなり
、もってイネーブル及びディスエーブル動作を行うよう
構成されたことを特徴とするチャネル選択制御信号を利
用したマルチプレックサー出力のイネーブル／ディスエ
ーブル制御装置。 ３、請求項１において、 上記第２マルチプレックサーは４つの３入力ノアゲート
よりなるデータ入力段と、４入力オアゲートでなる出力
段、そして２つの反転バッファよりなる制御信号入力バ
ッファ段と第２の２入力ナンドバッファゲートよりなり
、もつてイネーブル及びディスエーブル動作を行うよう
構成されたことを特徴とするチャネル選択制御信号を利
用したマルチプレックサー出力のイネーブル／ディスエ
ーブル制御装置。 ４、請求項１において、 上記イネーブル及びディスエーブル制御段は２つのアン
ドバッファゲートまたはそれぞれ２つずつのアンドゲー
ト及び非反転バッファで構成されたことを特徴とするチ
ャネル選択制御信号を利用したマルチプレックサー出力
のイネーブル／ディスエーブル制御装置。 ５、請求項２において、 上記イネーブル及びディスエーブル制御段はそれぞれ２
つのノアゲートと非反転バッファで構成されたことを特
徴とするチャネル選択制御信号を利用したマルチプレッ
クサー出力のイネーブル／ディスエーブル制御装置。 ６、請求項２において、 上記イネーブル及びディスエーブル制御段はそれぞれ２
つのナンドゲートと反転バッファゲートで構成されたこ
とを特徴とするチャネル選択制御信号を利用したマルチ
プレックサー出力のイネーブル／ディスエーブル制御装
置。 ７、請求項２において、 上記イネーブル及びディスエーブル制御段はそれぞれ２
つのオアゲートと反転バッファゲートで構成されたこと
を特徴とするチャネル選択制御信号を利用したマルチプ
レックサー出力のイネーブル／ディスエーブル制御装置
。 ８、請求項３において、 上記イネーブル及びディスエーブル制御段は２つの２入
力オアバッファゲートまたはそれぞれ２つのオアゲート
及び非反転バッファで構成されたことを特徴とするチャ
ネル選択制御信号を利用したマルチプレックサー出力の
イネーブル／ディスエーブル制御装置。 ９、請求項３において、 上記イネーブル及びディスエーブル制御段は２つのナン
ドゲートと２つの非反転バッファで構成されたことを特
徴とするチャネル選択制御信号を利用したマルチプレッ
クサー出力のイネーブル／ディスエーブル制御装置。 １０、請求項３において、 上記イネーブル及びディスエーブル制御段はそれぞれ２
つの２入力アンドゲートと反転バッファゲートで構成さ
れたことを特徴とするチャネル選択制御信号を利用した
マルチプレックサー出力のイネーブル／ディスエーブル
制御装置。 １１、請求項３において、 上記イネーブル及びディスエーブル制御段はそれぞれ２
つのノアゲートと反転バッファゲートで構成されたこと
を特徴とするチャネル選択制御信号を利用したマルチプ
レックサー出力のイネーブル／ディスエーブル制御装置
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880010505A KR910006355B1 (ko) | 1988-08-18 | 1988-08-18 | 채널 선택 제어신호를 이용한 멀티플렉서 출력의 인에이블/디스에이블 제어장치 |
| KR88/10505 | 1988-08-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0276411A true JPH0276411A (ja) | 1990-03-15 |
| JPH0572133B2 JPH0572133B2 (ja) | 1993-10-08 |
Family
ID=19276953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63314000A Granted JPH0276411A (ja) | 1988-08-18 | 1988-12-14 | チヤネル選択制御信号を利用したマルチプレツクサー出力のイネーブル／デイスエーブル制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5045714A (ja) |
| JP (1) | JPH0276411A (ja) |
| KR (1) | KR910006355B1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5261068A (en) * | 1990-05-25 | 1993-11-09 | Dell Usa L.P. | Dual path memory retrieval system for an interleaved dynamic RAM memory unit |
| US5220213A (en) * | 1991-03-06 | 1993-06-15 | Quicklogic Corporation | Programmable application specific integrated circuit and logic cell therefor |
| US5416367A (en) * | 1991-03-06 | 1995-05-16 | Quicklogic Corporation | Programmable application specific integrated circuit and logic cell therefor |
| US5122685A (en) * | 1991-03-06 | 1992-06-16 | Quicklogic Corporation | Programmable application specific integrated circuit and logic cell therefor |
| US5227678A (en) * | 1991-05-22 | 1993-07-13 | Illinois Institute Of Technology | Fast digital comparison circuit for fuzzy logic operations |
| US5237573A (en) * | 1992-03-31 | 1993-08-17 | Apple Computer, Inc. | Method and apparatus for selectively switching between input signals |
| EP0637182A3 (en) * | 1993-07-30 | 1995-11-29 | At & T Corp | Self-routing optical communication node using sagnac doors. |
| US5615126A (en) * | 1994-08-24 | 1997-03-25 | Lsi Logic Corporation | High-speed internal interconnection technique for integrated circuits that reduces the number of signal lines through multiplexing |
| US5724361A (en) * | 1996-03-12 | 1998-03-03 | Lsi Logic Corporation | High performance n:1 multiplexer with overlap control of multi-phase clocks |
| US5903616A (en) * | 1996-10-08 | 1999-05-11 | Advanced Micro Devices, Inc. | Synchronous clock multiplexer |
| JP3277856B2 (ja) * | 1997-08-29 | 2002-04-22 | 日本電気株式会社 | ビタビデコーダ |
| US6111898A (en) * | 1997-12-08 | 2000-08-29 | Intel Corporation | Method of establishing when to propagate the output of a multiplexer |
| US5974058A (en) * | 1998-03-16 | 1999-10-26 | Storage Technology Corporation | System and method for multiplexing serial links |
| US6774693B2 (en) * | 2000-01-18 | 2004-08-10 | Pmc-Sierra, Inc. | Digital delay line with synchronous control |
| JP3727838B2 (ja) * | 2000-09-27 | 2005-12-21 | 株式会社東芝 | 半導体集積回路 |
| US6691689B2 (en) * | 2000-10-13 | 2004-02-17 | Prüfrex-Elektro-Apparatebau, Inh. Helga Müller. Geb Dutschke | Rotation direction detector in ignition equipment of an internal combustion engine |
| US6982589B2 (en) * | 2001-02-28 | 2006-01-03 | Intel Corporation | Multi-stage multiplexer |
| WO2007027833A2 (en) * | 2005-09-02 | 2007-03-08 | Cypress Semiconductor Corp. | Circuit, system, and method for multiplexing signals with reduced jitter |
| CN115047789A (zh) * | 2021-03-08 | 2022-09-13 | 联华电子股份有限公司 | 机台感测电路板及其运作方法 |
| EP4096098A1 (en) | 2021-05-27 | 2022-11-30 | Samsung Electronics Co., Ltd. | Transmitter circuit including selection circuit |
| CN113609058A (zh) * | 2021-07-30 | 2021-11-05 | 许昌智能继电器股份有限公司 | 一种串口电路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5636740A (en) * | 1979-09-04 | 1981-04-10 | Nippon Telegr & Teleph Corp <Ntt> | Signal selecting circuit |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3262101A (en) * | 1962-01-31 | 1966-07-19 | Melpar Inc | Generalized self-synthesizer |
| US3458240A (en) * | 1965-12-28 | 1969-07-29 | Sperry Rand Corp | Function generator for producing the possible boolean functions of eta independent variables |
| US3538443A (en) * | 1968-06-11 | 1970-11-03 | Us Navy | General purpose logic package |
| US3911399A (en) * | 1970-01-31 | 1975-10-07 | Kurt Maecker | Digital incremental emitter, especially for numerical control of machine tools |
| US3666930A (en) * | 1970-08-05 | 1972-05-30 | Bendix Corp | Time shared positioning system for numerical control |
| US3932816A (en) * | 1974-12-13 | 1976-01-13 | Honeywell Information Systems, Inc. | Multifrequency drive clock |
| US4272829A (en) * | 1977-12-29 | 1981-06-09 | Ncr Corporation | Reconfigurable register and logic circuitry device for selective connection to external buses |
| SU991587A1 (ru) * | 1980-09-25 | 1983-01-23 | Восточно-Сибирский технологический институт | Формирователь временных интервалов |
| US4481623A (en) * | 1982-11-23 | 1984-11-06 | Burroughs Corporation | Speed independent arbiter switch employing M-out-of-N codes |
| US4486880A (en) * | 1982-12-09 | 1984-12-04 | Motorola, Inc. | Output multiplexer having one gate delay |
| US4692633A (en) * | 1984-07-02 | 1987-09-08 | International Business Machines Corporation | Edge sensitive single clock latch apparatus with a skew compensated scan function |
| US4593390A (en) * | 1984-08-09 | 1986-06-03 | Honeywell, Inc. | Pipeline multiplexer |
| US4837743A (en) * | 1987-08-17 | 1989-06-06 | Texas Instruments Incorporated | Architecture for memory multiplexing |
| JP2604385B2 (ja) * | 1987-08-28 | 1997-04-30 | 株式会社日立製作所 | ディジタル信号の多重化方法及び装置 |
| EP0310377B1 (en) * | 1987-10-02 | 1992-06-10 | Kawasaki Steel Corporation | Programmable input/output circuit |
| JPH0194608A (ja) * | 1987-10-06 | 1989-04-13 | Toshiba Corp | 巻線方法 |
| JPH0198115A (ja) * | 1987-10-12 | 1989-04-17 | Seiko Epson Corp | 複合型浮上磁気ヘッドの製造方法 |
-
1988
- 1988-08-18 KR KR1019880010505A patent/KR910006355B1/ko not_active IP Right Cessation
- 1988-12-14 JP JP63314000A patent/JPH0276411A/ja active Granted
-
1989
- 1989-08-14 US US07/393,652 patent/US5045714A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5636740A (en) * | 1979-09-04 | 1981-04-10 | Nippon Telegr & Teleph Corp <Ntt> | Signal selecting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0572133B2 (ja) | 1993-10-08 |
| US5045714A (en) | 1991-09-03 |
| KR910006355B1 (ko) | 1991-08-21 |
| KR900003724A (ko) | 1990-03-26 |
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