KR100616222B1 - 데이터에 의해 구동되는 도미노 회로 - Google Patents

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Abstract

본 발명은 임의의 기능을 담당하는 로직 회로가 연속적으로 연결되되, 별도의 클럭신호에 의한 제어없이 이전 로직 회로의 결과 데이터가 다음 로직 회로의 동작 개시 및 결과를 제어하는, 데이터에 의해 구동되는 도미노 회로를 제공하기 위한 것으로, 이를 위해 본 발명은 다수의 도미노 스테이지로 이루어진 도미노 회로에 있어서, 클럭신호에 응답하여 프리차지되고, 상기 클럭신호 및 입력데이터의 제1 및 제2 비트 데이터에 응답하여 해당 출력을 이벨류에이션하는 제1 도미노 스테이지; 상기 입력 데이터의 나머지 비트 데이터 및 이전 도미노 스테이지로부터의 출력 데이터에 응답하여 해당 도미노 스테이지를 각각 프리차지 및 이벨류에이션하는 다수의 제2 도미노 스테이지; 및 상기 도미노 스테이지 사이에 각각 연결되는 다수의 스태틱 인버터 로직수단을 포함한다.
도미노 회로, 데이터 구동, 프리차지, 이벨류에이션, 스태틱 인버터

Description

데이터에 의해 구동되는 도미노 회로{DATA DRIVEN DOMINO CIRCUIT}
도 1은 도미노 스테이지 사이에 스태틱 인버터가 연결된 표준 도미노 로직의 회로도.
도 2는 본 발명의 일실시예에 따른 DD-Domino 로직의 회로도.
도 3a 및 도 3b는 표준 도미노 로직의 AND 도미노 게이트들을 본 발명의 DD-Domino 로직의 AND 도미노 게이트로 매핑한 것을 도시한 도면.
도 4a 및 도 4b는 표준 도미노 로직의 OR-AND 도미노 게이트들을 본 발명의 DD-Domino 로직의 OR-AND 도미노 게이트로 매핑한 것을 일실시예적으로 도시한 도면.
도 5a는 이벨류에이트 트랜지스터가 없는 언풋 도미노 게이트로 구성되는 표준 도미노 로직을 도시한 도면.
도 5b는 상기 도 5a와 등가인 DD-Domino 로직을 도시한 도면.
도 6a는 본 발명에서 제시한 이벨류에이트 트랜지스터가 없는 언풋 도미노 게이트를 사용하여 구성한 허프만 코드의 디코딩 회로도.
도 6b는 상기 도 6a에 대한 허프만 코드 테이블을 도시한 도면.
* 도면의 주요 부분에 대한 설명
200 : 제1 도미노 스테이지
210, 220 : 제2 도미노 스테이지
230, 240 및 250 : 스태틱 인버터
본 발명은 회로 설계에 관한 기술로, 특히 임의의 기능을 담당하는 로직 회로가 연속적으로 연결되도록 구성되는 도미노 회로에 관한 것이다.
일반적으로, 도미노 회로는 이전의 타일(tail)이 넘어지면 그 후의 타일이 연속적으로 넘어지는 도미노 타일의 체인과 유사하게 구성 및 동작된다. 즉, 클럭이 "로우(low)"인 프리차지 모드에서는 모든 출력데이터가 "0"으로 리셋되고, 클럭이 "하이(high)"인 이벨류에이션(evaluation) 모드에서는 도미노 게이트들의 입력이 앞에서부터 뒤로 단조 증가형으로 결과를 출력한다.
지금까지 이러한 도미노 회로의 성능을 개선시킨 많은 기술들이 제안되고 있다. 그 중, 도미노 회로를 고속으로 동작시키기 위해 다이나믹 도미노 게이트 사이에 스태틱 게이트를 구비하지 않는 종래 기술의 경우 차지 쉐어링(charge sharing)에 의한 노이즈의 영향을 받기 쉬운 문제가 있고, 또다른 기술로는 프리차지 시간을 줄일 수 있는 셀프 리셋팅(self resetting) 방식을 사용한 다이나믹 도미노 회 로가 있는데, 이는 안정적인 동작을 위해 몇가지의 까다로운 조건을 만족해야 하는 등 설계 자체가 어렵다.
또한, PMOS 트랜지스터와 NMOS 트랜지스터를 서로 교번적으로 연결하여 하드웨어 면적과 전력 소모를 줄이는 방법이 있는 데, 이는 클럭과 데이터에 의해서 도미노 회로가 프리차지되는 구조로서, 풀다운 스텍의 차지쉐어링을 상당히 줄일 수는 대신에, PMOS 트랜지스터와 NMOS 트랜지스터의 직접 연결로 인한 노이즈의 영향으로 회로의 안정도가 떨어지는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 임의의 기능을 담당하는 로직 회로가 연속적으로 연결되되, 별도의 클럭신호에 의한 제어없이 이전 로직 회로의 결과 데이터가 다음 로직 회로의 동작 개시 및 결과를 제어하는, 데이터에 의해 구동되는 도미노 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 다수의 도미노 스테이지로 이루어진 도미노 회로에 있어서, 클럭신호에 응답하여 프리차지되고, 상기 클럭신호 및 입력데이터의 제1 및 제2 비트 데이터에 응답하여 해당 출력을 이벨류에이션하는 제1 도미노 스테이지; 상기 입력 데이터의 나머지 비트 데이터 및 이전 도미노 스테이지로부터의 출력 데이터에 응답하여 해당 도미노 스테이지를 각각 프리차지 및 이 벨류에이션하는 다수의 제2 도미노 스테이지; 및 상기 도미노 스테이지 사이에 각각 연결되는 다수의 스태틱 인버터 로직수단을 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
일반적으로, 도미노 CMOS 회로는 논-인버팅(non-inverting) 회로인 OR, AND 게이트로만 구현이 가능하나, 드 모르강(DeMorgan)의 법칙에 의해서 인버팅 회로인 NOR, NAND 게이트로 구현 가능하다.
도 1은 도미노 스테이지 사이에 스태틱 인버터가 연결된 표준 도미노 로직의 회로도로서, 도면에 도시된 바와 같이 표준 도미노 로직은 클럭 및 리퀘스트신호(clk/req)에 응답하여 해당 도미노 스테이지를 프리차지하고, 클럭 및 리퀘스트신호(clk/req)와 각각의 입력데이터(D1, D2, D3 …, Dn)에 응답하여 출력을 이벨류에이션하는 다수의 도미노 스테이지(100, 110, 120)와, 상기 다수의 도미노 스테이지 사이에 각각 연결되는 스태틱 인버터(130, 140, 150)로 구성된다. 그리고, 각각의 도미노 스테이지는 전원전압단에 연결되어 클럭 및 리퀘스트신호(clk/req)에 의해 해당 스테이지의 출력단을 프리차지하는 PMOS 트랜지스터, 일측이 상기 해당 스테이지의 출력단에 연결되며 입력 데이터에 응답하여 풀다운 구동하는 풀다운 스텍(PDN) 및 상기 풀다운 스텍(PDN)의 타측과 접지전원단 사이에 연결되어 클럭 및 리퀘스트신호(clk/req)에 의해 이벨류에이션 동작을 수행하는 NMOS 트랜지스터로 이루어진다.
여기서, 도 1에 도시된 상기 표준 도미노 로직에서의 스태틱 인버터와 유사하게, 다이나믹-스태틱 도미노의 다이나믹 회로부분은 NOR 게이트로, 스태틱 회로부분은 NAND 게이트로 구성하여 고속의 회로를 설계하는 데 이용되기도 하며, 다이나믹 로직의 뒤에 위치한 스태틱 로직을 인버터 대신에 인버팅 기능블럭을 사용하여 구성할 수도 있다.
도 1에서, 각각의 도미노 스테이지로 입력되는 모든 입력데이터(D1, D2, D3 …, Dn)가 도시되어 있지 않은 다른 프리차지된 로직으로부터 입력된다면, 도미노 스테이지의 각 게이트에 대한 입력은 프리차지 동안에 "0"으로 리셋되어, 첫번째 스테이지(100)를 제외한 나머지 스테이지(110, 120)에서의 이벨류에이트(evaluate) 트랜지스터들은 모두 필요없게 된다. 이는 NMOS 트랜지스터의 직렬 스텍의 높이를 줄여 스텍(PDN)에 있는 트랜지스터들의 차지 쉐어링으로 인한 부분적인 불안정한 스위칭 상태를 줄여준다. 이때, 이벨류에이트 트랜지스터가 없는 언풋(unfooted) 도미노 회로에서는, 해당 게이트가 프리차지 상태에 있고 입력이 "하이"이면 전원전압(Vdd)과 접지전원(ground) 사이에 전류가 흘러 불필요한 전력이 소모될 수 있으므로, 이를 피하기 위해서 스위칭이 동시에 일어나지 않도록 도미노 스테이지 사이에 지연 클럭을 사용한다.
한편, 도미노 회로에서의 데이터 흐름은 한 스테이지에서 다른 스테이지로 데이터가 풀다운 스텍(PDN)의 방전 지연 시간만을 가지고 리플된다. 각 스테이지는 동기식 설계의 경우 로컬 클럭이나 글로벌 클럭에 의해서 구동되고, 비동기식 설계 의 경우에는 보통 4상 핸드쉐이킹(4phase handshaking) 신호에 의해서 제어된다. 결국, 각 스테이지를 제어하기 위한 이러한 제어 신호들은 1개의 이벨류에이션 트랜지스터를 더 필요로 하고, 데이터 및 제어신호가 트랜지스터에 도달하는 시간의 차이로 인해 많은 전력 소모 및 속도에 대한 오버헤드를 가지게 된다.
따라서, 본 발명은 도 2와 같이 각 스테이지에서 필요한 1개의 이벨류에이션 트랜지스터를 제거하고, 입력 데이터 중의 하나를 제어신호로 입력받도록 구성하여 처리지연 및 소비 전력을 줄인, 데이터에 의해 구동되는 도미노 회로(Data driven domino)(이하, DD-Domino라 함)를 제안한다.
도 2는 본 발명의 일실시예에 따른 DD-Domino 로직의 회로도로서, 도면에 도시된 바와 같이 DD-Domino 로직은 클럭 및 리퀘스트신호(clk/req)에 응답하여 프리차지되고, 클럭 및 리퀘스트신호(clk/req)와 입력데이터(D1, D2)에 응답하여 출력을 이벨류에이션하는 제1 도미노 스테이지(200)와, 입력 데이터 중의 어느 한 데이터(도면에서는 D3 또는 Dn)에 응답하여 해당 도미노 스테이지를 각각 프리차지하고, 상기 데이터에 응답하여 해당 도미노 스테이지의 출력을 이벨류에이션하는 다수의 제2 도미노 스테이지(210, 220)와, 상기 도미노 스테이지 사이에 각각 연결되는 스태틱 인버터(230, 240, 250)로 이루어진다.
상기 도 2에 도시된 본 발명의 DD-Domino 로직의 제1 도미노 스테이지(200)는 앞서 언급한 바와 같은 표준 도미노 로직의 각 스테이지 구성과 동일하다.
그리고, 다수의 제2 도미노 스테이지는 각각, 전원전압단에 연결되어 입력 데이터 중 해당 스테이지로 입력되는 데이터에 의해 해당 스테이지의 출력단을 프리차지하는 PMOS 트랜지스터(PM1), 상기 해당 스테이지의 출력단 및 접지전원단 사이에 연결되며 해당 스테이지로 입력되는 데이터 및 스태틱 인버터의 출력신호에 응답하여 해당 출력단을 풀다운 구동하는 풀다운 스텍(212, 222)으로 이루어지되, 상기 풀다운 스텍(212, 222)은 일측이 해당 스테이지의 출력단에 연결되는 풀다운로직부(213, 223)와 풀다운로직부(213, 223)의 타측 및 접지전원단 사이에 연결되며 해당 스테이지로 입력되는 데이터를 게이트로 인가받는 NMOS 트랜지스터(NM1)로 구성된다.
상기와 같이 구성되는 본 발명의 DD-Domino 로직의 동작은 상기 도 1에 도시되어 있는 표준 도미노 로직의 동작과 동일하게 수행된다.
도 3a 및 도 3b는 표준 도미노 로직의 AND 도미노 게이트들을 본 발명의 DD-Domino 로직의 AND 도미노 게이트로 매핑한 것을 도시한 도면으로서, 도 3a는 2입력 AND 게이트, 도 3b는 3입력 AND 게이트에 대한 매핑을 각각 보여주고 있다.
도 3a 및 도 3b에서 보여지듯이, 본 발명의 DD-Domino 게이트는 표준 도미노 게이트에 비해 적은 수의 트랜지스터로 구성 가능함을 알 수 있다.
도 4a 및 도 4b는 표준 도미노 로직의 OR-AND 도미노 게이트들을 본 발명의 DD-Domino 로직의 OR-AND 도미노 게이트로 매핑한 것을 일실시예적으로 도시한 도면으로서, 어떤 기능을 구현할 때 AND-OR 게이트는 OR-AND 게이트로 변환이 가능하기 때문에 본 발명의 DD-Domino 게이트는 임의의 기능 블럭을 구현하는 데 쉽게 적용될 수 있다.
도 5a는 이벨류에이트 트랜지스터가 없는 언풋 도미노 게이트로 구성되는 표준 도미노 로직을 도시한 도면이고, 도 5b는 상기 도 5a와 등가인 DD-Domino 로직을 도시한 도면이다.
상기 도 5a의 도미노 로직이 이상적으로 동작한다고 가정하고 도 5a 및 도 5b를 비교해 보면, DD-Domino 로직으로 구성하였을 경우 동일한 갯수의 트랜지스터로 구성되고, DD-Domino 로직이 클럭신호를 사용하지 않고 입력데이터로 회로 동작을 제어함으로써 앞서 언급한 바와 같이 도 5a의 도미노 로직에서 발생할 수 있는 회로의 불안정성을 제거하여 안정적인 동작을 보장할 수 있음을 알 수 있다.
마지막으로, 도 6a는 본 발명에서 제시한 이벨류에이트 트랜지스터가 없는 언풋 도미노 게이트를 사용하여 구성한 허프만 코드의 디코딩 회로로서, 비트 패턴을 고속으로 찾는 것과 비동기식 회로의 동작완료를 효과적으로 감지하는 회로에 적용한 것을 도시한 것이다. 그리고, 도 6b는 상기 도 6a에 대한 허프만 코드 테이블을 도시한 것이다.
먼저, 허프만 코드의 특징에 대해 설명하자면, 허프만 코드는 자주 발생하는 데이터에 가끔씩 발생하는 데이터보다 짧은 코드를 할당하여 전체적인 코드의 길이를 줄이는 데이터 압축 기법으로서, 허프만 코드의 디코딩 회로에 본 발명의 DD-Domino 로직을 적용하여 허프만 코드 테이블의 디코딩을 간단히 수행하고, 평균적인 회로 지연을 크게 줄일 수 있다.
이러한 허프만 코드 특성에 따라 긴 코드에 비해서 훨씬 자주 발생하는 짧은 코드에 대해서는 빠르게 처리하도록 하고, 긴 코드에 대해서는 상대적으로 느리게 처리하도록 디코더 회로를 구성하여, 전체적으로 볼 때 시스템의 평균적인 처리 속도가 엄청나게 빨라질 수 있다. 이는 데이터에 의존한, 지연에 유연성 있는 구조를 가지는 비동기 회로의 특성과 유사하며 또한 DD-Domino 로직의 특성과도 유사하다.
상기 도 6a에 도시된 디코딩 회로의 동작에 대해 간략히 설명하면 다음과 같다. 먼저, 동작제어신호 go가 입력되면 회로는 프리차지 상태가 되고, 동작완료신호 done과 출력 데이터(C0 내지 C4)가 "0"으로 리셋된다. 이러한 프리차지 동안에 입력 데이터(b0 내지 b4)가 회로로 입력되면, 동작제어신호 go는 전체 회로를 이벨류에이션하여 회로의 출력 데이터(C0 내지 C4)를 출력하게 된다. 이때, 이벨류에이션 모드에서 처음 입력 데이터인 b4가 그 다음 데이터인 b3을 구동하게 되는 데, 만약 b4에 의한 출력이 "로우"이면 그 다음에 오는 나머지 출력 데이터를 위한 경로들이 모두 비활성화되어 나머지 출력 데이터들은 프리차지 상태에서 리셋된 "0"의 값을 그대로 유지하게 된다. 따라서, 이벨류에이션 모드에서의 불필요한 전력 소모가 없으며, 회로의 동작이 처음 입력 데이터 b4에서 벌써 완료되었음을 나타내는 동작완료신호 done이 "하이"로 변하여 곧바로 다음 사이클의 동작을 가능하다는 것을 외부로 알려줌으로써 다음 사이클의 디코딩 동작을 수행할 수 있어 고속의 디코딩 동작이 가능하다. 여기서, 도 6a에 도시된 허프만 코드의 디코딩 회로에서 디코딩 동작 시 다수의 출력 데이터 경로들 중에서 한번에 단 한개의 경로만 가용함으로써, 각 경로의 동작완료신호를 논리합하여 최종완료신호 done를 생성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 임의의 기능을 담당하는 로직 회로가 연속적으로 연결되되, 별도의 클럭신호에 의한 제어없이 이전 로직 회로의 결과 데이터가 다음 로직 회로의 동작 개시 및 결과를 제어하도록 구성함으로써 이전 데이터의 결과에 응답하여 다음단 로직 회로의 동작이 결정되므로 꼭 필요한 경우에만 동작하여 불필요한 전력 소모를 줄일 수 있다.
또한, 본 발명은 이전 로직 회로의 결과 데이터가 다음단의 프리차지 및 이벨류에이션 신호로 사용됨으로써 도미노 로직에서 직렬 스택의 길이를 줄여 동작 속도를 향상시킴과 동시에 차지 쉐어링 문제를 줄일 수 있어 노이즈 개선의 효과 또한 탁월하다.

Claims (7)

  1. 다수의 도미노 스테이지로 이루어진 도미노 회로에 있어서,
    클럭신호에 응답하여 프리차지되고, 상기 클럭신호 및 입력데이터의 제1 및 제2 비트 데이터에 응답하여 해당 출력을 이벨류에이션하는 제1 도미노 스테이지;
    상기 입력 데이터의 나머지 비트 데이터 중 해당 도미노 스테이지로 입력되는 데이터에 응답하여 해당 도미노 스테이지를 프리차지하고, 상기 해당 도미노 스테이지로 입력되는 데이터와 이전 도미노 스테이지로부터 출력되는 출력 데이터에 응답하여 해당 도미노 스테이지를 이벨류에이션하는 다수의 제2 도미노 스테이지; 및
    상기 도미노 스테이지 사이에 각각 연결되는 다수의 스태틱 인버터 로직수단
    을 포함하여 이루어지는 도미노 회로.
  2. 제 1 항에 있어서, 상기 제1 도미노 스테이지는,
    전원전압단에 연결되어 상기 클럭신호에 응답하여 상기 제1 도미노 스테이지의 출력단을 프리차지하는 PMOS 트랜지스터;
    일측이 상기 제1 도미노 스테이지의 출력단에 연결되며 상기 입력데이터의 제1 및 제2 비트 데이터에 응답하여 풀다운 구동하는 풀다운 스텍; 및
    상기 풀다운 스텍의 타측과 접지전원단 사이에 연결되어 상기 클럭신호에 응답하여 이벨류에이션 동작을 수행하는 NMOS 트랜지스터
    를 포함하여 이루어지는 도미노 회로.
  3. 제 1 항에 있어서, 상기 다수의 제2 도미노 스테이지는 각각,
    전원전압단에 연결되어 상기 입력 데이터의 나머지 비트 데이터 중 해당 도미노 스테이지로 입력되는 데이터에 응답하여 해당 도미노 스테이지의 출력단을 프리차지하는 PMOS 트랜지스터; 및
    상기 해당 도미노 스테이지의 출력단 및 접지전원단 사이에 연결되며, 상기 해당 도미노 스테이지로 입력되는 데이터 및 이전 도미노 스테이지의 출력단에 연결된 상기 스태틱 인버터 로직 수단의 출력신호에 응답하여 상기 해당 도미노 스테이지의 출력단을 풀다운 구동하는 풀다운 스텍을 포함하되,
    상기 풀다운 스텍은,
    일측이 상기 해당 스테이지의 출력단에 연결되는 풀다운로직부; 및
    상기 풀다운로직부의 타측 및 접지전원단 사이에 연결되며, 해당 도미노 스테이지로 입력되는 데이터를 게이트단으로 인가받는 NMOS 트랜지스터
    를 포함하여 이루어지는 도미노 회로.
  4. 데이터에 의해 구동되는, 제1 및 제2 입력데이터에 대한 2-입력 논리곱 도미노 게이트에 있어서,
    전원전압단 및 접지전원단 사이에 차례로 직렬연결되며, 자신의 게이트로 상 기 제2 입력데이터를 인가받는 PMOS 트랜지스터, 자신의 게이트로 상기 제1 입력데이터를 인가받는 제1 NMOS 트랜지스터 및 자신의 게이트로 상기 제2 입력데이터를 인가받는 제2 NMOS 트랜지스터; 및
    상기 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 공통 드레인단에 연결되어 인버팅 동작을 통해 출력신호를 내보내는 스태틱 인버터
    를 포함하여 이루어지는 2-입력 논리곱 도미노 게이트.
  5. 데이터에 의해 구동되는, 제1, 제2 및 제3 입력데이터에 대한 3-입력 논리곱 도미노 게이트에 있어서,
    전원전압단 및 접지전원단 사이에 차례로 직렬연결되며, 자신의 게이트로 상기 제3 입력데이터를 인가받는 PMOS 트랜지스터, 자신의 게이트로 상기 제1 입력데이터를 인가받는 제1 NMOS 트랜지스터, 자신의 게이트로 상기 제2 입력데이터를 인가받는 제2 NMOS 트랜지스터 및 자신의 게이트로 상기 제3 입력데이터를 인가받는 제3 NMOS 트랜지스터; 및
    상기 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 공통 드레인에 연결되어 인버팅 동작을 통해 출력신호를 내보내는 스태틱 인버터
    를 포함하여 이루어지는 3-입력 논리곱 도미노 게이트.
  6. 데이터에 의해 구동되는 논리합-논리곱 도미노 게이트에 있어서,
    전원전압단 및 접지전원단 사이에 차례로 직렬연결되며, 자신의 게이트로 제3 입력데이터를 인가받는 PMOS 트랜지스터, 자신의 게이트로 제1 입력데이터를 인가받는 제1 NMOS 트랜지스터 및 자신의 게이트로 상기 제3 입력데이터를 인가받는 제2 NMOS 트랜지스터;
    상기 제1 NMOS 트랜지스터와 병렬 연결되며, 게이트로 제2 입력데이터를 인가받는 제3 NMOS 트랜지스터; 및
    상기 PMOS 트랜지스터, 상기 제1 및 제3 NMOS 트랜지스터의 공통 드레인에 연결되어 인버팅 동작을 통해 출력신호를 내보내는 스태틱 인버터
    를 포함하여 이루어지는 논리합-논리곱 도미노 게이트.
  7. 데이터에 의해 구동되는 논리합-논리곱 도미노 게이트에 있어서,
    전원전압단 및 접지전원단 사이에 차례로 직렬연결되며, 자신의 게이트로 제5 입력데이터를 인가받는 PMOS 트랜지스터, 자신의 게이트로 제1 입력데이터를 인가받는 제1 NMOS 트랜지스터, 자신의 게이트로 제3 입력데이터를 인가받는 제2 NMOS 트랜지스터 및 자신의 게이트로 상기 제5 입력데이터를 인가받는 제3 NMOS 트랜지스터;
    상기 제1 NMOS 트랜지스터와 병렬 연결되며, 게이트로 제2 입력데이터를 인가받는 제4 NMOS 트랜지스터;
    상기 제2 NMOS 트랜지스터와 병렬 연결되며, 게이트로 제4 입력데이터를 인가받는 제5 NMOS 트랜지스터; 및
    상기 PMOS 트랜지스터, 상기 제1 및 제4 NMOS 트랜지스터의 공통 드레인에 연결되어 인버팅 동작을 통해 출력신호를 내보내는 스태틱 인버터
    를 포함하여 이루어지는 논리합-논리곱 도미노 게이트.
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