KR960015133A - 피드백 시프트 레지스터 - Google Patents

피드백 시프트 레지스터 Download PDF

Info

Publication number
KR960015133A
KR960015133A KR1019940028272A KR19940028272A KR960015133A KR 960015133 A KR960015133 A KR 960015133A KR 1019940028272 A KR1019940028272 A KR 1019940028272A KR 19940028272 A KR19940028272 A KR 19940028272A KR 960015133 A KR960015133 A KR 960015133A
Authority
KR
South Korea
Prior art keywords
shift register
flip
feedback shift
flip flop
output
Prior art date
Application number
KR1019940028272A
Other languages
English (en)
Other versions
KR0153962B1 (ko
Inventor
김영준
Original Assignee
배순훈
대우전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 배순훈, 대우전자 주식회사 filed Critical 배순훈
Priority to KR1019940028272A priority Critical patent/KR0153962B1/ko
Publication of KR960015133A publication Critical patent/KR960015133A/ko
Application granted granted Critical
Publication of KR0153962B1 publication Critical patent/KR0153962B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
    • H03K5/15093—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using devices arranged in a shift register
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
    • H03K5/15066—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using bistable devices

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Shift Register Type Memory (AREA)

Abstract

본 발명은 T 플립 플롭을 이용하여 한클럭 동안 두개의 상태를 처리하는 피드백 시프트 레지스터에 관한 것으로, 다수개의 T 플립 플롭을 직렬로 연결하되 마지막단의 T 플립 플롭의 출력과 클럭 신호(CLK)를 논리 조합한 신호가 첫단의 T 플립 플롭의 입력이 될수 있도록 하여 상기 직렬로 연결된 T 플립 플롭의 갯수에 해당하는 상태 신호를 생성하도록 구성함을 특징으로 한다.

Description

피드백 시프트 레지스터
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 실시예를 나타내는 상세 구성도,
제4도는 상기 제3도에 따른 동작 타이밍도.

Claims (6)

  1. 다수개의 T 플립 플롭을 직렬로 연결하되 마지막단의 T 플립 플롭의 출력과 클럭 신호(CLK)를 논리 조합한 신호가 첫단의 T 플립 플롭의 입력이 될수 있도록 하여 상기 직렬로 연결된 T 플립 플롭의 갯수에 해당하는 상태 신호를 생성하도록 구성함을 특징으로 하는 피드백 시프트 레지스터.
  2. 제1항에 있어서, 상기 각 T 플립 플롭의 출력과 클럭 신호(CLK)를 조합한 신호가 상태 신호 출력이 되도록 구성함을 특징으로 하는 피드백 시프트 레지스터.
  3. 제1항에 있어서, 상기 각 T 플립 플롭의 토글 입력단(T)이 바로 전단의 비 반전 출력단(Q)과 연결되도록 구성함을 특징으로 하는 피드백 시프트 레지스터.
  4. 제2항 또는 제3항에 있어서, 첫단의 T 플립 플롭의 입력단에는 마지막단의 T 플립 플롭의 비반전 출력단(Q)의 출력과 클럭 신호(CLK)를 논리 조합한 신호가 입력되도록 구성함을 특징으로 하는 피드백 시프트 레지스터.
  5. 제4항에 있어서, 상기 마지막단의 T 플립 플롭의 비반전 출력단(Q)의 출력과 클럭 신호(CLK)를 논리조합한 신호는 상기 마지막단의 T 플립 플롭의 비반전 출력단(Q)의 출력과 클럭 신호(CLK)를 배타적 논리합하는 배타적 논리합 수단에 의해 생성되도록 구성함을 특징으로 하는 피드백 시프트 레지스터.
  6. 제5항에 있어서, 상기 각 T 플립 플롭의 리셋단에는 리셋 신호(RST)가 동시에 인가되도록 구성함을 특징으로 하는 피드백 시프트 레지스터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940028272A 1994-10-31 1994-10-31 피드백 시프트 레지스터 KR0153962B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940028272A KR0153962B1 (ko) 1994-10-31 1994-10-31 피드백 시프트 레지스터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940028272A KR0153962B1 (ko) 1994-10-31 1994-10-31 피드백 시프트 레지스터

Publications (2)

Publication Number Publication Date
KR960015133A true KR960015133A (ko) 1996-05-22
KR0153962B1 KR0153962B1 (ko) 1998-12-01

Family

ID=19396604

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940028272A KR0153962B1 (ko) 1994-10-31 1994-10-31 피드백 시프트 레지스터

Country Status (1)

Country Link
KR (1) KR0153962B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100756435B1 (ko) * 1999-11-23 2007-09-07 제너럴 인스트루먼트 코포레이션 키스트림 생성방법 및 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100756435B1 (ko) * 1999-11-23 2007-09-07 제너럴 인스트루먼트 코포레이션 키스트림 생성방법 및 장치

Also Published As

Publication number Publication date
KR0153962B1 (ko) 1998-12-01

Similar Documents

Publication Publication Date Title
ATE84165T1 (de) Logische schaltung mit zusammengeschalteten mehrtorflip-flops.
KR910002119A (ko) 신호발생기
KR840000114A (ko) 위상 비교기
KR870010688A (ko) 잡음펄스 억제회로
KR960701539A (ko) 단일 단자 펄스 게이팅 회로(single-ended pulse gating circuit)
KR960015133A (ko) 피드백 시프트 레지스터
KR910007266A (ko) 클럭 및 제어 신호 발생 회로
KR960016145A (ko) 피드백 시프트 레지스터
KR940008248A (ko) 리세트회로
JP2984429B2 (ja) 半導体集積回路
KR920007342A (ko) 주파수 배율용 디지탈 논리 회로
KR200155054Y1 (ko) 카운터 회로
JP2923175B2 (ja) クロック発生回路
KR0184153B1 (ko) 주파수 분주 회로
JPS62233931A (ja) パラレル・シリアル変換器
KR900010582A (ko) 데이타 처리기용 결합 회로망
KR960000814Y1 (ko) N분주 클록발생 회로
KR960025714A (ko) 개선된 시프트 레지스터
JPH0429248B2 (ko)
KR940000643Y1 (ko) 플립플롭 회로를 이용한 동기펄스 발생회로
KR970049425A (ko) 시프트 레지스터
KR940003188A (ko) 동기식 카운터회로
JPH054052U (ja) Ｉｃ試験装置の波形制御回路
KR19980028923U (ko) 입력신호의 지연회로
JPS61212112A (ja) タイミング発生回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee