KR960016145A - 피드백 시프트 레지스터 - Google Patents

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KR960016145A
KR960016145A KR1019940028273A KR19940028273A KR960016145A KR 960016145 A KR960016145 A KR 960016145A KR 1019940028273 A KR1019940028273 A KR 1019940028273A KR 19940028273 A KR19940028273 A KR 19940028273A KR 960016145 A KR960016145 A KR 960016145A
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KR
South Korea
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flip
flop
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shift register
signal
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Application number
KR1019940028273A
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English (en)
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KR0134270B1 (ko
Inventor
김영준
Original Assignee
배순훈
대우전자 주식회사
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
    • H03K23/54—Ring counters, i.e. feedback shift register counters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/02—Input circuits
    • H03K21/026—Input circuits comprising logic circuits

Landscapes

  • Shift Register Type Memory (AREA)

Abstract

본 발명은 T 플립 플롭을 이용하여 한클럭 동안 두개의 상태를 처리하는 피드백 시프트 레지스터에 관한 것으로, 다수개의 T 플립 플롭을 직렬로 연결하되 마지막단의 T 플립 플롭의 출력과 클럭 신호(CLK)를 논리 조합한 신호가 첫단의 T 플립 플롭의 입력이 될수 있도록 하여 상기 직렬로 연결된 T 플립 플롭의 갯수에 해당하는 상태 신호를 생성하도륵 구성함을 특징으로 한다.

Description

피드백 시프트 레지스터
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 실시예를 나타내는 상세 구성도.

Claims (6)

  1. 다수개의 T 플립 플롭을 직렬로 연결하되 마지막단의 T 플립 플롭의 출력과 클럭 신호(CLK)를 논리 조합한 신호가 첫단의 T 플립 플롭의 입력이 될수 있도록 하여 상기 직렬로 연결된 T 플립 플롭의 갯수에 해당하는 상태 신호를 생성하도륵 구성함을 특징으로 하는 피드백 시프트 레지스터.
  2. 제1항에 있어서, 상기 각 T 플립 플롭의 출력과 클럭 신호(CLK)를 조합한 신호가 상태 신호 출력이 되도록 구성함을 특징으로 하는 피드백 시프트 레지스터.
  3. 제1항에 있어서, 상기 각 T 플립 플롭의 토글 입력단(T)이 바로 전단의 비 반전 출력단자(Q)과 연결되도륵 구성함을 특징으로 하는 피드백 시프트 레지스터.
  4. 제2항 또는 제3항에 있어서, 첫단의 T 플립 플롭의 입력단에는 마지막단의 T 플립 플롭의 비반전 출력단(Q) 및 반전 출력단(Q)의 출력과 클럭 신호(CLK)를 논리 조합한 신호가 입력되도륵 구성함을 특징으로 하는 피드백 시프트 레지스터.
  5. 제4항에 있어서, 상기 마지막단의 T 플립 플롭의 비반전 출력단(Q)및 반전 출력단(Q)의 출력과 클럭 신호(CLK)를 논리 조합한 신호는 상기 마지막단의 T 플립 플롭의 비반전 출력단 및 반전 출력단(Q)의 출력을 논리합하는 논리합 수단과, 상기 논리합 수단의 출력과 클럭 신호(CLK)를 논리곱하는 논리곱 수단에 의해 생성되도륵 구성함을 특징으로 하는 피드백 시프트 레지스터.
  6. 제5항에 있어시, 상기 각 T 플립 플롭의 리셋단에는 리셋 신호(RST)가 동시에 인가되도록 구성함을 특징으로 하는 피드백 시프트 레지스터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940028273A 1994-10-31 1994-10-31 피드백 시프트 레지스터 KR0134270B1 (ko)

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