KR960000814Y1 - N분주 클록발생 회로 - Google Patents

Abstract

내용 없음.

Description

N분주 클록발생 회로

제 1 도는 본 고안의 블록 구성도

제 2 도는 본 고안의 동작설명을 위한 2-10분주 발생회로의 구성예시도

제 3 도는 제 2 도에 의한 N분주 클록발생 라이밍 챠트

* 도면의 주요부분에 대한 부호의 설명

1 : N분주 레지스터 2 : N분주 디코더

3 : 기본 클록 계수기 4 : 계수기 클리어 로직부

5 : N분주 클록 래치 FF₁-FF₆: 플립프롭

N₁-N₁₀: 낸드게이트 A₁,A₂: 앤드게이트

I₁: 인버터

본 고안은 N분주 클록발생 회로에 관한 것으로 특히, 기본 클록의 정수배 분주를 이용하여 1/N듀리 사이클(Duty Cycle)을 갖는 N분주 클록발생 회로에 관한 것이다.

종래에는, 기본 클록에 대한 N분주 클록발생 회로를 구비하고 있지 못하므로 해서 응용 회로에서 기본 클록과 N분주 클록을 동시에 이용한 시퀀스 논리회로의 설계상 많은 제약을 받는 문제점이 있었다.

본 고안은 이와같은 종래의 문제점을 감안하여 이루어진 것으로서, 사용자가 필요로 하는 N배 클록을 발생시킬 수 있도록 함으로써 응용회로에서 기본 클록과 N분주 클록을 동시에 이용하여 시퀀스 논리회로를 보다 용이하게 설계할 수 있도록 함을 목적으로 하는 것으로 이하 본 고안을 첨부한 도면에 의하여 상세히 설명하면 다음과 같다.

본 고안은 제 1 도에서와 같이 사용자가 필요로 하는 N분주 클록의 값을 프로그램화 할 수 있는 N분주 레지스터(1)와, 상기 N분주 레지스터(1)의 클록값을 디코딩하여 N번째 기본 클록(BCLK) 입력시 후단의 계수기 클리어 로직부(4)의 동작을 인에이블시키는 N분주 디코더(2)와, 기본 클록을 계수하는 기본 클록 계수기(3)와, 상기 N분주디코더(2)와 기본 클록 계수기(3)로 부터의 출력신호를 받아 상기 기본 클록 계수기(3)의 동작을 클리어시키는 계수기 클리어 로직부(4)와, 상기 기본 클록 계수기(3)로부터의 출력신호를 받아 생성되는 1/N듀리 사이클을 갖는 N분주 클록(NCLK)을 동기화시키는 N분주 클록 래치(5)를 구비하여서 된 것이다.

이와 같이 이루어진 본 고안의 작용효과를 제 2 도 및 제 3 도를 참조하여 설명하면 다음과 같다.

제 2 도에는 기본 클록(BCLK)을 이용하여 2~10분주 클록을 발생하는 회로 구성을 일예를 나타내고 있는 것으로, 상기 기본 클록 계수기(3)는 다수개의 플립플롭(FF₁-FF₅)으로 구성되고, 계수기 클리어 로직부(4)는 다수개의 낸드게이트(N₁-N₁₀)로 구성된 예를 도시하고 있다.

먼저 N분주 레지스터(1)에 사용자가 원하는 분주만큼의 값을 써넣게 되면 상기한 N분주 레지스터(1)의 클록값이 디코딩되어 N분주 디코더(2)의 출력신호(O₂-O₁₀)중 하나의 신호가 인에이블 상태가 된다.

리세트(RST)후에 기본 클록 계수기(3)내의 각각의 플립플롭(FF₁)....(FF₅)에서는 클로단자(CK)에 가해지는 기본클록(BCLK)을 계수하고 그들의 출력단자(10,....(50,를 통하여 계수기 클리어 로직부(4)내의 낸드게이트(N₁-N₉)의 입력단에 가해지게 된다.

이와 같은 상태에서 낸드게이트(N₁-N₉)중 N분주 레지스터(1)의 클록값과 동일 번호에 해당하는 낸드게이트가 N분주 디코더(2)로 부터의 인에이블 신호와 함께 액리브 상태가 된다.

이때 다입력 낸드게이트(N₁₀)의 출력단 신호는 디스에이블 로우 상태로 있다가 낸드게이트(N₁-N₈)중 하나가 액티브 상태가 되면 낸드게이트(N₁₀)의 출력단 신호(CLR)는 액티브(하이)상태가 되어 기본 클록 계수기(3)의 클리어 단자(CD)에 가해지므로 기본 클록 계수기(3)을 클리어시키게 된다.

한편 앤드게이트(A₁)는 첫번째 플립플롭(FF₁)과 마지막 플립플롭(FF₅)의 반전출력단자의 신호를 입력받아 플립플롭(FF₆)의 입력단(D)에 가해주어 클록단자(CK)에 가해지는 기본클록(BCLK)과 동기시켜 원하는 배수만큼의 분주클록(NCLK)을 생성하게 된다.

여기서 I₁은 낸드게이트(N₁₀)의 출력신호를 반전시키는 인버터이고, A₂는 상기 인버터(I₁) 출력과 플립플롭(FF₅)의 반전 출력단신호화를 논리적하는 앤드게이트이다.

제 3 도에는 N분주 클록(NCLK)과 기본 클록(BCLK)의 관계가 NCLK=BCLK/2,NCLK=B,NCLK/3,NCLK=BCLK/4.....NCLK=BCLK/9,NCLK=BCLK/10인 경우에 플립플롭(FF₁-FF₅)의 출력단(10-50)에 나타나는 신호 파형도와 N분주 클록 래치(5)내의 플립플롭(FF₆)의 출력단(0)에 나타나는 신호 파형을 나타낸 것이다.

이상에서와 같이 본 고안에 의하면 사용자가 필요로 하는 N배 클록을 발생시킬 수가 있는 것이어서, 응용회로에 채용시 기본 클록과 N분주 클록을 동시에 이용하여 시퀀스 논리회로를 보다 용이하게 설계할 수가 있으며, 또한 모든 논리회로를 동기적으로 설계할 수가 있는 것이다.

Claims (1)

1. 사용자가 필요로 하는 N분주 클록의 값을 프로그램화할 수 있는 N분주 레지스터(1)와, 상기 N분주 레지스터(1)의 클록값을 디코딩하여 N번째 기본 클록(BCLK)입력시 후단의 계수기 틀리어 로직부(4)의 동작을 인에이블시키는 N분주 디코더(2)와, 기본 클록을 계수하는 기본 클록 계수기(3)의 동작을 클리어시키는 계수기 클리어 로직부(4)와, 상기 기본 클록 계수기(3)와 상기 N분주 디코더(2)와 기본 클록계수기(3)로부터의 출력신호를 받아 상기 기본 클록 계수기(3)의 동작을 클리어시키는 계수기 클리어 로직부(4)와, 상기 기본 클록 계수기(3)로부터의 출력신호를 받아 생성되는 1/N듀리 사이클을 갖는 N분주 클록(NCLK)을 동기화시키는 N분주 클록 래치(5)를 구비하여서 된 N분주 클록 발생회로.