JPS61262928A - Ｃｍｏｓ論理回路 - Google Patents
Ｃｍｏｓ論理回路Info
- Publication number
- JPS61262928A JPS61262928A JP10504885A JP10504885A JPS61262928A JP S61262928 A JPS61262928 A JP S61262928A JP 10504885 A JP10504885 A JP 10504885A JP 10504885 A JP10504885 A JP 10504885A JP S61262928 A JPS61262928 A JP S61262928A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- exclusive
- output
- input
- carry signal
- Prior art date
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- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は（３ＭＯ８論理回路に関するものであり、高速
動作、高密度設計を可能にし、低消費電力動作のプロセ
ッサの特に論理演算回路の高速動作、高密度化を目的と
しだものである。
動作、高密度設計を可能にし、低消費電力動作のプロセ
ッサの特に論理演算回路の高速動作、高密度化を目的と
しだものである。
従来の技術
汎用プロセッサ、専用プロセッサに関係なく、一般のプ
ロセッサに於いて論理演算部はシステムの動作の上限を
決定づける回路ブロックの一つである。従って、プロセ
ッサの動作を高めるだめには、論理演算部の高速動作化
を図ることが必須である。論理演算部として、リンプリ
キャリ一方式の全加算器を例にとると、１ビツトあたり
キャリー信号の入出力間で２入力ゲート２個を必要とし
、８ビツト長のプロセッサであると、１６ゲート、１６
ビツト長であると３２ゲートをキャリーの伝搬のみで必
要としていた。
ロセッサに於いて論理演算部はシステムの動作の上限を
決定づける回路ブロックの一つである。従って、プロセ
ッサの動作を高めるだめには、論理演算部の高速動作化
を図ることが必須である。論理演算部として、リンプリ
キャリ一方式の全加算器を例にとると、１ビツトあたり
キャリー信号の入出力間で２入力ゲート２個を必要とし
、８ビツト長のプロセッサであると、１６ゲート、１６
ビツト長であると３２ゲートをキャリーの伝搬のみで必
要としていた。
第７図に従来の全加算回路の構成を示す。この構成は図
からも明らかなようにノア回路、アンド回路とインバー
タの組合せとなっており、キャリー信号の入出力間での
ゲート数は２ゲートを要し、まだ点線で囲まれた排他的
論理和を０ＭＯ８）ランジスタで構成した場合には１４
個のトランジスタを必要とするものであった。
からも明らかなようにノア回路、アンド回路とインバー
タの組合せとなっており、キャリー信号の入出力間での
ゲート数は２ゲートを要し、まだ点線で囲まれた排他的
論理和を０ＭＯ８）ランジスタで構成した場合には１４
個のトランジスタを必要とするものであった。
発明が解決しようとする問題点
このように従来の全加算器では、多くのゲートを必要と
していたため、高速動作が実現できず、また高密度化も
困難であった。
していたため、高速動作が実現できず、また高密度化も
困難であった。
本発明は、このような問題を解消せんとするものである
。
。
３、−
問題点を解決するだめの手段
本発明はキャリー信号出力部にクロックドゲート型のイ
ンバータ回路、加算出力部にトランスファゲート型の排
他的論理和回路、２入力信号部に複合ゲート型の排他的
論理和回路を設けたものである。
ンバータ回路、加算出力部にトランスファゲート型の排
他的論理和回路、２入力信号部に複合ゲート型の排他的
論理和回路を設けたものである。
作用
本発明は上記構成によりキャリー人出力間のゲート数の
減少を図り、高速動作の達成と高速度化を実現するもの
である。
減少を図り、高速動作の達成と高速度化を実現するもの
である。
実施例
第１図、第２図は本発明の実施例の構成を示す図で、第
３図は、第１図に対応した全加算器の動作を説明するだ
めの真理値表を示す図である。
３図は、第１図に対応した全加算器の動作を説明するだ
めの真理値表を示す図である。
第１図は偶数ビットの場合、第２図は奇数ビットの場合
の構成を示す。
の構成を示す。
第１図、第２図で、ムおよびＢは２入力、Ｃはキャリー
信号の入力、りは和の出力、ＱＣはキャリー信号の出力
である。ＱｃはＱｃの否定を示す。ＰおよびＮはＰ型お
よびＮ型のトランジスタを示す。
信号の入力、りは和の出力、ＱＣはキャリー信号の出力
である。ＱｃはＱｃの否定を示す。ＰおよびＮはＰ型お
よびＮ型のトランジスタを示す。
なお、第１図（ｂ）、第２図（ｂ）は全加算回路のシン
ボル図を示す。
ボル図を示す。
第３図は、第１図、第２図に対応した全加算器の真理値
表を表わす図である。第３図のＱｓ 、 Ｑｃで各々の
論理の右側に括弧を付して記したＡおよびＣ，ａは対応
する入力信号を示している。
表を表わす図である。第３図のＱｓ 、 Ｑｃで各々の
論理の右側に括弧を付して記したＡおよびＣ，ａは対応
する入力信号を示している。
第１図、第２図で点線で囲まれた部分１，２は２種類の
排他的論理和を示し、排他的論理和１は第４図で示すよ
うに１０個のトランジスタで構成出来る。一方、排他的
論理和２（否定）は６個のトランジスタで構成出来、最
も高密度化が可能である。また、キャリー信号の入出力
間のゲート数はクロックドゲート型のインバータ一段だ
けであるだめ高速動作が可能である。
排他的論理和を示し、排他的論理和１は第４図で示すよ
うに１０個のトランジスタで構成出来る。一方、排他的
論理和２（否定）は６個のトランジスタで構成出来、最
も高密度化が可能である。また、キャリー信号の入出力
間のゲート数はクロックドゲート型のインバータ一段だ
けであるだめ高速動作が可能である。
リップルキャリ一方式の場合の接続図を第６図に示す。
なお、第１図、第２図の排他的論理和２は第６図のよう
に入力部にインバータを付加することも可能である。こ
の場合には出力の論理は反転する。
に入力部にインバータを付加することも可能である。こ
の場合には出力の論理は反転する。
発明の効果
６ ・
以上のように本発明によれば、ゲート数が少なく、高速
動作、高密度化が可能なＣＭＯＳ論理回路を提供するこ
とができる。
動作、高密度化が可能なＣＭＯＳ論理回路を提供するこ
とができる。
第１図、第２図は本発明の一実施例におけるＣＭＯＳ全
加算回路の回路図、第３図は本実施例回路の動作を説明
するための真理値表を示す図、第４図は本実施例回路を
構成する排他的論理和部１の回路図、第６図は全加算回
路の構成例を示す図、第６図は本実施例回路の排他的論
理和部２の回路図、第７図は従来の全加算回路の回路図
である。 １．２・・・・・・排他的論理和、ム、Ｂ・・・・・・
入力、Ｃ・・・・・・キャリー信号入力、す・・・・・
・和出力、Ｑｃ・・団・キャリー信号出力。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第３
図 第４図
加算回路の回路図、第３図は本実施例回路の動作を説明
するための真理値表を示す図、第４図は本実施例回路を
構成する排他的論理和部１の回路図、第６図は全加算回
路の構成例を示す図、第６図は本実施例回路の排他的論
理和部２の回路図、第７図は従来の全加算回路の回路図
である。 １．２・・・・・・排他的論理和、ム、Ｂ・・・・・・
入力、Ｃ・・・・・・キャリー信号入力、す・・・・・
・和出力、Ｑｃ・・団・キャリー信号出力。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第３
図 第４図
Claims (1)
- キャリー信号出力部にクロックドゲート型のインバータ
回路、加算出力部にトランスファゲート型の排他的論理
和回路、２入力信号部に複合ゲート型の排他的論理和回
路を設けてなるＣＭＯＳ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10504885A JPS61262928A (ja) | 1985-05-17 | 1985-05-17 | Ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10504885A JPS61262928A (ja) | 1985-05-17 | 1985-05-17 | Ｃｍｏｓ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61262928A true JPS61262928A (ja) | 1986-11-20 |
Family
ID=14397110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10504885A Pending JPS61262928A (ja) | 1985-05-17 | 1985-05-17 | Ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61262928A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01312626A (ja) * | 1988-04-29 | 1989-12-18 | Siemens Ag | 桁上げ‐セーブ算術演算機構に対する加算器セル |
| US5920498A (en) * | 1996-08-29 | 1999-07-06 | Fujitsu Limited | Compression circuit of an adder circuit |
-
1985
- 1985-05-17 JP JP10504885A patent/JPS61262928A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01312626A (ja) * | 1988-04-29 | 1989-12-18 | Siemens Ag | 桁上げ‐セーブ算術演算機構に対する加算器セル |
| US5920498A (en) * | 1996-08-29 | 1999-07-06 | Fujitsu Limited | Compression circuit of an adder circuit |
| US6240438B1 (en) | 1996-08-29 | 2001-05-29 | Fujitsu Limited | Multiplier circuit for reducing the number of necessary elements without sacrificing high speed capability |
| US6535902B2 (en) | 1996-08-29 | 2003-03-18 | Fujitsu Limited | Multiplier circuit for reducing the number of necessary elements without sacrificing high speed capability |
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