JPS59211139A - 全加算器 - Google Patents
全加算器Info
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- JPS59211139A JPS59211139A JP8612183A JP8612183A JPS59211139A JP S59211139 A JPS59211139 A JP S59211139A JP 8612183 A JP8612183 A JP 8612183A JP 8612183 A JP8612183 A JP 8612183A JP S59211139 A JPS59211139 A JP S59211139A
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- JP
- Japan
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- input
- signal
- logic gate
- logic
- output
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/5016—Half or full adders, i.e. basic adder cells for one denomination forming at least one of the output signals directly from the minterms of the input signals, i.e. with a minimum number of gate levels
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は全加算器に関し、特に０ＭＯ３（相補型絶縁ゲ
ート電界効果）トランジスタを用いて構成するのに最適
な全加算器に関するものである。
ート電界効果）トランジスタを用いて構成するのに最適
な全加算器に関するものである。
従来例の構成とその問題点
従来の全加算器を第１図に示す。加算信号Ａと被加算信
号Ｂと桁上げ入力信号Ｃｉｉ入力して。
号Ｂと桁上げ入力信号Ｃｉｉ入力して。
和出力信号Ｓと桁上げ出力信号Ｇｏを出力する公知の回
路である。１，２はＮＯＲゲート、３，４ばＡＮＤ、Ｎ
ＯＲ複号グート、５〜７ばＮＡＮＤゲートであり、全て
公知のＣＭＯＳゲートで構成されている。ＮＯＲゲート
１と初号ゲート３、ＮＯＲゲート２と初号ゲート４の組
み合わせで。
路である。１，２はＮＯＲゲート、３，４ばＡＮＤ、Ｎ
ＯＲ複号グート、５〜７ばＮＡＮＤゲートであり、全て
公知のＣＭＯＳゲートで構成されている。ＮＯＲゲート
１と初号ゲート３、ＮＯＲゲート２と初号ゲート４の組
み合わせで。
それぞれＥＸＯＲ（排他的論理木〇）ゲートの機能を持
つ。従って、和出力信号Ｓ１桁上げ出力信号Ｇｏは、そ
れぞれ次式の如く表わされる。
つ。従って、和出力信号Ｓ１桁上げ出力信号Ｇｏは、そ
れぞれ次式の如く表わされる。
Ｓ＝Ａ■Ｂ■Ｃｉ
ＣｏｗＡＢ十〇ｉ（Ａ■Ｂ）
さて、第１図の全加算器に入力信号Ａ、Ｂ、Ｃｉが同期
に入力された場合の加算時間は、和出力信５ ／−ｓ 号Ｓは、１．３，２．４の４段のゲートを伝搬した後得
られるため、ゲート４段の遅延時間となり桁上げ出力信
号ＣＯは同様に１．３，６．７のゲートヲ通過するため
、ゲート４段の遅延時間となる。
に入力された場合の加算時間は、和出力信５ ／−ｓ 号Ｓは、１．３，２．４の４段のゲートを伝搬した後得
られるため、ゲート４段の遅延時間となり桁上げ出力信
号ＣＯは同様に１．３，６．７のゲートヲ通過するため
、ゲート４段の遅延時間となる。
発明の目的
本発明は、従来の全加算器の加算時間を大幅に短縮して
、より高速の加算器、乗算器全構成するのに最適な全加
算器を提供せんとするものである。
、より高速の加算器、乗算器全構成するのに最適な全加
算器を提供せんとするものである。
発明の構成
本発明は、新規なＣＭＯ８複号ゲ初号を使うことによっ
て、全加算器を高速化したものである。
て、全加算器を高速化したものである。
すなわち１本発明は、第１．第２．第３．第４゜第５の
入力信号が印加され、上記第１．第２．第３の入力信号
が共に高論理レベルの第１の場合又は上記第１．第４．
第５の入力信号が共に高論理レベルの第２の場合の少な
くとも一方の場合に出力が低論理レベルとなり、上記第
１．第２．第３の入力信号が共に低論理レベルの第３の
場合又は上記第１．第４．第５の入力信号が共に低論理
し − ベルの第４の場合の少くとも一方の場合に出力が高論理
レベルとなり、上記第１〜第４の場合以外の入力条件の
ときには出力は高インピーダンス状態となる第１．第２
の論理ゲートと、第６．第７の入力信号が印加され、上
記第６．第７の入力信号を、上記第１の論理ゲートの第
２の入力と上記第２の論理ゲートの第２の入力とに入力
し、上記第１の入力信号の反転信号を、上記第１の論理
ゲートの第５の入力と上記第２の論理ゲートの第４の入
力と上記第３の論理ゲートの第６の入力と上記第４の論
理ゲートの第１０の入力とに入力し。
入力信号が印加され、上記第１．第２．第３の入力信号
が共に高論理レベルの第１の場合又は上記第１．第４．
第５の入力信号が共に高論理レベルの第２の場合の少な
くとも一方の場合に出力が低論理レベルとなり、上記第
１．第２．第３の入力信号が共に低論理レベルの第３の
場合又は上記第１．第４．第５の入力信号が共に低論理
し − ベルの第４の場合の少くとも一方の場合に出力が高論理
レベルとなり、上記第１〜第４の場合以外の入力条件の
ときには出力は高インピーダンス状態となる第１．第２
の論理ゲートと、第６．第７の入力信号が印加され、上
記第６．第７の入力信号を、上記第１の論理ゲートの第
２の入力と上記第２の論理ゲートの第２の入力とに入力
し、上記第１の入力信号の反転信号を、上記第１の論理
ゲートの第５の入力と上記第２の論理ゲートの第４の入
力と上記第３の論理ゲートの第６の入力と上記第４の論
理ゲートの第１０の入力とに入力し。
上記第２の入力信号を、上記第１の論理ゲートの第４の
入力と上記第２の論理ゲートの第３の入力とに入力し、
上記第２の入力信号の反転信号を。
入力と上記第２の論理ゲートの第３の入力とに入力し、
上記第２の入力信号の反転信号を。
上記第１の論理ゲートの第３の入力と上記第２の論理ゲ
ートの第５の入力と上記第３の論理ゲートの第７の入力
と上記第４の論理ゲートの第９の入力とに入力し、上記
第３の入力信号を上記第１の論理ゲートの第１の人力に
入力し、」二記第３の入力信号の反転信号を、上記第２
の論理ゲートの第７ ・−゛ １の入力と上記第４の論理ゲートの第８の入力とに入力
し、上記第１．第２の論理ゲートの出力を共通接続して
和出力信号を得、上記第３．第４の論理ゲートの出力を
共通接続して桁上げ出力信号を得るように構成したこと
を特徴とするものである。
ートの第５の入力と上記第３の論理ゲートの第７の入力
と上記第４の論理ゲートの第９の入力とに入力し、上記
第３の入力信号を上記第１の論理ゲートの第１の人力に
入力し、」二記第３の入力信号の反転信号を、上記第２
の論理ゲートの第７ ・−゛ １の入力と上記第４の論理ゲートの第８の入力とに入力
し、上記第１．第２の論理ゲートの出力を共通接続して
和出力信号を得、上記第３．第４の論理ゲートの出力を
共通接続して桁上げ出力信号を得るように構成したこと
を特徴とするものである。
実施例の説明
本発明の実施例を第２図に示す。
加算信号Ａ、被加算信号Ｂ１桁上げ入力信号Ｃｉを入力
し、和出力信号Ｓと桁上げ出力信号Ｃｏ ｆ出力する０
ＭＯ３）ランジスタ構成の全加算器である。１．２は０
ＭＯ８）ランジスタ構成の論理ゲートであり、共に同じ
機能を有するものである。
し、和出力信号Ｓと桁上げ出力信号Ｃｏ ｆ出力する０
ＭＯ３）ランジスタ構成の全加算器である。１．２は０
ＭＯ８）ランジスタ構成の論理ゲートであり、共に同じ
機能を有するものである。
論理ゲート１（２も同様）は、ａ−ｅの５つの入力信号
を入力し、ａ二１）＝Ｃ＝＝１（高論理レベル）か又は
ａ二ｄ ＝ ｅ二１のとき、出力ｆ＝○（低論理レベル
）となり、ａ＝ｂ＝：ａ＝ｏか、又はａ＝ｄ＝ｅ＝ｏの
とき、出力ｆ二１となり、上記以外の入力条件のときに
は、出力ｆは高インピーダンス状態となる。３ば、２人
力（入力信号ｃｒ、ｈ）の論理ゲートであり、ｑ二ｈ＝
１のとき、出力に＝０となり、ｑ二ｈ−０のとき、出力
に−１となり、それ以外の入力条件では出力には高イン
ピーダンス状態となる。
を入力し、ａ二１）＝Ｃ＝＝１（高論理レベル）か又は
ａ二ｄ ＝ ｅ二１のとき、出力ｆ＝○（低論理レベル
）となり、ａ＝ｂ＝：ａ＝ｏか、又はａ＝ｄ＝ｅ＝ｏの
とき、出力ｆ二１となり、上記以外の入力条件のときに
は、出力ｆは高インピーダンス状態となる。３ば、２人
力（入力信号ｃｒ、ｈ）の論理ゲートであり、ｑ二ｈ＝
１のとき、出力に＝０となり、ｑ二ｈ−０のとき、出力
に−１となり、それ以外の入力条件では出力には高イン
ピーダンス状態となる。
４は、３人力（入力信号β＋ ｒｎ ｓ ｎ ）の論理
ゲートであり、Ａ＝＝ｍ＝１か又はｌ ＝ ｎ ＝ １
のとき。
ゲートであり、Ａ＝＝ｍ＝１か又はｌ ＝ ｎ ＝ １
のとき。
出力に−ｏとなり、Ｉｌ＝ｍ＝Ｏか、又はＩＩ ＝ ｍ
＝○のとき、出力に＝１となり、それ以外の入力条件
では出力には扁インピーダンス状態となる。６゜６．７
は、公知の０ＭＯ３構成のインバータである。
＝○のとき、出力に＝１となり、それ以外の入力条件
では出力には扁インピーダンス状態となる。６゜６．７
は、公知の０ＭＯ３構成のインバータである。
１０〜１４ 、２０〜２４，３０．３１．４０〜４２ば
Ｐチャネル・トランジスタであり、１５〜１９．２５〜
２９，３２，３３．４３〜４５はＮチャネル・トランジ
スタであって１両トランジスタ共に、ソースに矢印を付
して示す。論理ゲート１．２の出力を共通接続し、接続
点ｆに和出力信号ｓ’ｌ得、論理ゲート３．４の出力を
共通接続し接続点ｋに桁上げ出力信号ＣＯを得る。
Ｐチャネル・トランジスタであり、１５〜１９．２５〜
２９，３２，３３．４３〜４５はＮチャネル・トランジ
スタであって１両トランジスタ共に、ソースに矢印を付
して示す。論理ゲート１．２の出力を共通接続し、接続
点ｆに和出力信号ｓ’ｌ得、論理ゲート３．４の出力を
共通接続し接続点ｋに桁上げ出力信号ＣＯを得る。
入力信号Ａ、Ｂ、Ｃｉに対する論理ゲート１．２９、、
−・ の出力と和出力信号Ｓを第１表の真理値表に、また、論
理ゲート３，４の出力と桁上げ出力信号ＣＯを第２表の
真理値表に示す・ 第 １ 表 （以下余白） １〇 − 第 ２ 表 一例として、 Ａ＝Ｏ、Ｂ＝１ 、 Ｃｉ ＝Ｏ（Ｄ場
合に（ｄ、Ｐチャネル・トランジスタＩＱ、１１゜１４
が同時にオンして、論理ゲート１の出力は１゜論理ゲー
ト２は高出力インピーダンスとなって。
−・ の出力と和出力信号Ｓを第１表の真理値表に、また、論
理ゲート３，４の出力と桁上げ出力信号ＣＯを第２表の
真理値表に示す・ 第 １ 表 （以下余白） １〇 − 第 ２ 表 一例として、 Ａ＝Ｏ、Ｂ＝１ 、 Ｃｉ ＝Ｏ（Ｄ場
合に（ｄ、Ｐチャネル・トランジスタＩＱ、１１゜１４
が同時にオンして、論理ゲート１の出力は１゜論理ゲー
ト２は高出力インピーダンスとなって。
和出力信号Ｓは１となり、Ｎチャネル・トランジスタ４
３と４５が同時にオンして、論理ゲート４の出力はＯ１
論理ゲート３は高出力インピーダンスとなって１桁上げ
出力信号ＣＯば０となる。
３と４５が同時にオンして、論理ゲート４の出力はＯ１
論理ゲート３は高出力インピーダンスとなって１桁上げ
出力信号ＣＯば０となる。
第１，２表の真理値表から、Ｓ、Ｇｏは次式で１１べ一
表わされ、全加算器として動作していることがわかる。
Ｓ＝Ａ■Ｂ■Ｃ１
Ｇｏ＝ＡＢ ＋ Ｂ Ｃｉ ＋ ＣｉＡ次に、第２図の
全加算器の加算時間を見積る。
全加算器の加算時間を見積る。
入力信号Ａ 、 Ｂ 、 Ｃｉが同時に入力されたとす
ると、インバータ５，６．７で、それぞれＡ、Ｂ。
ると、インバータ５，６．７で、それぞれＡ、Ｂ。
の６つの信号が論理ゲート１〜４に入力されるから、和
出力信号Ｓば、インバータ１段と論理ゲート（１又は２
）１段の、ゲート２段の遅延時間で。
出力信号Ｓば、インバータ１段と論理ゲート（１又は２
）１段の、ゲート２段の遅延時間で。
また１桁上げ出力信号ＣＯも同様に、インバータ１段と
論理ゲート（３又は４）１段の、ゲート２段の遅延時間
で得られる。
論理ゲート（３又は４）１段の、ゲート２段の遅延時間
で得られる。
従って１本発明による全加算器の加算時間は。
従来の全加算器（第１図）に比べて、和出力信号Ｓ１桁
上げ出力信号ＧＯともに、約２分の・１に短縮されてい
ることに外る。
上げ出力信号ＧＯともに、約２分の・１に短縮されてい
ることに外る。
なお、論理ゲート１〜４の内部構成は、第２図に示すも
のに限定されることはなく、同機能を有した復号ゲート
ならどんな構成でも良い。例えば、論理ゲート１の場合
に、 ＣｉがＡ、Ｂとほぼ同じタイミングで入力される
ならば、第３図の如き構成にした方がより高速となる。
のに限定されることはなく、同機能を有した復号ゲート
ならどんな構成でも良い。例えば、論理ゲート１の場合
に、 ＣｉがＡ、Ｂとほぼ同じタイミングで入力される
ならば、第３図の如き構成にした方がより高速となる。
これは、第２図のＰチャネル、Ｎチャネル・トランジス
タ１４．１５をそれぞれ電源（ＶＤＤ ） 、グランド
側に接続した構成になっていて、付帯、付記号は第２図
のそれと完全に対応している７これは、信号Ｃｉ 、
Ａ、 Ｂが、Ａ、Ｂに比べてインバータ１段分早く到来
するため、Ｃ１１Ａ ＋ Ｂの入力するトランジスタを
固定電位点側にもって来ることによって、遅れて到来す
るＡ、Ｂの入力するトランジスタ１１，１３゜１６．１
８の負荷容量を最小にし、伝搬遅延時間の短縮を図った
ものである。
タ１４．１５をそれぞれ電源（ＶＤＤ ） 、グランド
側に接続した構成になっていて、付帯、付記号は第２図
のそれと完全に対応している７これは、信号Ｃｉ 、
Ａ、 Ｂが、Ａ、Ｂに比べてインバータ１段分早く到来
するため、Ｃ１１Ａ ＋ Ｂの入力するトランジスタを
固定電位点側にもって来ることによって、遅れて到来す
るＡ、Ｂの入力するトランジスタ１１，１３゜１６．１
８の負荷容量を最小にし、伝搬遅延時間の短縮を図った
ものである。
発明の詳細
な説明したように本発明によれば、従来の回路に比べ、
約２倍の加算速度を有する０ＭＯ３全加算器を得ること
ができ、０ＭＯ３構成の乗算器。
約２倍の加算速度を有する０ＭＯ３全加算器を得ること
ができ、０ＭＯ３構成の乗算器。
多入力加算器等を構築するのに最適であって、その効果
は極めて太きいものである。
は極めて太きいものである。
１３ハ −
第１図は従来の全加算器の回路構成図、第２図は本発明
の一実施例の全加算、器の具門的回路構成図、第３図は
第２図中の論理ゲート１の他の実施例を示す図である。 １．２，３．４・・・・・・論理ゲー）、５，６．７・
・・・・・インバータ、Ａ・・・・・・加算信号、Ｂ・
・・・・・被加算信号、 Ｃｉ・・・・・・桁上げ入力
信号、 Ｇｏ・・・・・・桁上げ出力信号、ａ −ｅ・
・・・・・入力信号、ｆ、ｋ・・・・・・出力。 ｇ、ｈ、β＋ ｍ ｒ ｎ・・・・・・入力信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｃ／
２ δ 第２図 ’ ＶＤｏ 、 、 Ｔｏｏ
ｌ’／ｌ −１，／２ ：Ａ ｌｚ Ｂビ 、Ａ２２Ａ。 Ｉ −ρ−（−２０ １Ｂ／／３ Ａ ；： Ｂ ２／２３亙１１
１ １ １ａ、Ｉ
、１４ １ｆ１ １１１１２４′
１− ＣＩ−Ｃｉ ’ −７３’ｉ ｌ ｌ■ １ イ（：： −乙２（１ １１］ １ −／’Ｉ’た １１ 、？ｑ ＩＩ １ １ １ １
１５ ｂ Ｑ ｅ ｄＬ
ＳＡ
−ｆｉβ
８１ ｍ、 ｒｔ
−１−３７、−−−−− ］ＶＤＤｊ「 １ 骸４ １７９１） ’ １ ”４６４Ｉ’ ：” ｊ！ −ａ２：ｆｅ、 ’ 第３図 Ｌ−−、、。 ２１７−
の一実施例の全加算、器の具門的回路構成図、第３図は
第２図中の論理ゲート１の他の実施例を示す図である。 １．２，３．４・・・・・・論理ゲー）、５，６．７・
・・・・・インバータ、Ａ・・・・・・加算信号、Ｂ・
・・・・・被加算信号、 Ｃｉ・・・・・・桁上げ入力
信号、 Ｇｏ・・・・・・桁上げ出力信号、ａ −ｅ・
・・・・・入力信号、ｆ、ｋ・・・・・・出力。 ｇ、ｈ、β＋ ｍ ｒ ｎ・・・・・・入力信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｃ／
２ δ 第２図 ’ ＶＤｏ 、 、 Ｔｏｏ
ｌ’／ｌ −１，／２ ：Ａ ｌｚ Ｂビ 、Ａ２２Ａ。 Ｉ −ρ−（−２０ １Ｂ／／３ Ａ ；： Ｂ ２／２３亙１１
１ １ １ａ、Ｉ
、１４ １ｆ１ １１１１２４′
１− ＣＩ−Ｃｉ ’ −７３’ｉ ｌ ｌ■ １ イ（：： −乙２（１ １１］ １ −／’Ｉ’た １１ 、？ｑ ＩＩ １ １ １ １
１５ ｂ Ｑ ｅ ｄＬ
ＳＡ
−ｆｉβ
８１ ｍ、 ｒｔ
−１−３７、−−−−− ］ＶＤＤｊ「 １ 骸４ １７９１） ’ １ ”４６４Ｉ’ ：” ｊ！ −ａ２：ｆｅ、 ’ 第３図 Ｌ−−、、。 ２１７−
Claims (2)
- （１）第１．第２．第３．第４．第６の入力信号が印加
され、上記第１．第２．第３の入力信号が共に高論理レ
ベルの第１の場合又は上記第１゜第４．第５の入力信号
が共に高論理レベルの第２の場合の少なくとも一方の場
合に出力が低論理レベルとなり、上記第１．第２．第３
の入力信号が共に低論理レベルの第３の場合又は上記第
１．第４．第６の入力信号が共に低論理レベルの第４の
場合の少くとも一方の場合に出力が高論理レベルとなり
、上記第１〜第４の場合以外の入力条件のときには出力
は高インピーダンス状態となる第１．第２の論理ゲート
と、第６゜第７の入力信号が印加され、上記第６．第７
の入力信号が共に高論理レベルの第５の場合に出力が低
論理レベルとなり、上記第６．第７の入力信号が共に低
論理レベルの第６の場合に出力が高論理レベルとなり、
上記第６．第６の場合以外の入力条件のときには出力は
高インピーダンス状態となる第３の論理ゲートと、第８
．第９、第１０の入力信号が印加され、上記第８゜第９
の入力信号が共に高論理レベルの第７の場合又は上記第
８．第１０の入力信号が共に高論理レベルの第８の場合
の少くとも一方の場合に出力が低論理レベルとなり、上
記第８．第９の入力信号が共に低論理レベルの第９の場
合又は上記第８．第１０の入力信号が共に低論理レベル
の第１ｏの場合の少くとも一方の場合に出力が高論理レ
ベルとなり、上記第７〜第１０の場合以外の入力条件の
ときには出力は高インピーダンス状態となる第４の論理
ゲートとを具備し。 上記第１の入力信号を、上記第１の論理ゲートの第２の
入力と上記第２の論理ゲートの第２の入力とに入力し、
上記第１の入力信号の反転信号を、上記第１の論理ゲー
トの第５の入力と上記第２の論理ゲートの第４の入力と
上記第３の論理ゲートの第６の入力と上記第４の論理ゲ
ートの第１０の入力とに入力し、上記第２の入力信号を
、上記第１の論理ゲートの第４の入力と上記第２の論理
ゲートの第３の入力とに入力し、上記第２の入力信号の
反転信号を、上記第１の論理ゲートの第３の入力と上記
第２の論理ゲートの第５の入力と上記第３の論理ゲート
の第７の入力と上記第４の論理ゲートの第９の入力とに
入力し、上記第３の入力信号を上記第１の論理ゲートの
第１の入力に入力し、上記第３の入力信号の反転信号を
、上記第２の論理ゲートの第１の入力と上記第４の論理
ゲートの第８の入力とに入力し、上記第１．第２の論理
ゲートの出力を共通接続して和出力信号を得、上記第３
゜第４の論理ゲートの出力を共通接続して桁上げ出力信
号を得るように構成したことを特徴とする全加算器。 - （２）第３の入力信号が桁」二げ入力信号であることを
特徴とする特許請求の範囲第１項記載の全加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8612183A JPS59211139A (ja) | 1983-05-16 | 1983-05-16 | 全加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8612183A JPS59211139A (ja) | 1983-05-16 | 1983-05-16 | 全加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59211139A true JPS59211139A (ja) | 1984-11-29 |
| JPH0139130B2 JPH0139130B2 (ja) | 1989-08-18 |
Family
ID=13877864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8612183A Granted JPS59211139A (ja) | 1983-05-16 | 1983-05-16 | 全加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59211139A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123233A (ja) * | 1984-07-11 | 1986-01-31 | Nec Corp | 演算数比較器 |
| EP0289359A2 (en) * | 1987-05-01 | 1988-11-02 | RCA Thomson Licensing Corporation | A multibit digital threshold comparator |
-
1983
- 1983-05-16 JP JP8612183A patent/JPS59211139A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123233A (ja) * | 1984-07-11 | 1986-01-31 | Nec Corp | 演算数比較器 |
| EP0289359A2 (en) * | 1987-05-01 | 1988-11-02 | RCA Thomson Licensing Corporation | A multibit digital threshold comparator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0139130B2 (ja) | 1989-08-18 |
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