JPS6187426A - フリツプフロツプ - Google Patents
フリツプフロツプInfo
- Publication number
- JPS6187426A JPS6187426A JP59208071A JP20807184A JPS6187426A JP S6187426 A JPS6187426 A JP S6187426A JP 59208071 A JP59208071 A JP 59208071A JP 20807184 A JP20807184 A JP 20807184A JP S6187426 A JPS6187426 A JP S6187426A
- Authority
- JP
- Japan
- Prior art keywords
- flop
- flip
- signal
- counter
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、フリップフロップのうちでも特に同期式カウ
ンタを構成する単位としてのフリップフロップに関する
ものである。
ンタを構成する単位としてのフリップフロップに関する
ものである。
これまで論理回路は一般に市販されているディジタルＩ
Ｃ金用い構成されているのが実状である。
Ｃ金用い構成されているのが実状である。
しかしながら、最近、これまでのディジタルＩＣｉ用い
た論理回路をマスタスライスＬＳＩ化する傾向が多くな
っている。マスタスライスＬＳＩ化する場合、ＬＳＩ内
部の基本セル音用い最適な論理規模にすることや、ＬＳ
Ｉに対して不良検出重大のテストデータが容易に作成可
能な論理構成とすることが論理回路を設計するうえで重
要となっている。
た論理回路をマスタスライスＬＳＩ化する傾向が多くな
っている。マスタスライスＬＳＩ化する場合、ＬＳＩ内
部の基本セル音用い最適な論理規模にすることや、ＬＳ
Ｉに対して不良検出重大のテストデータが容易に作成可
能な論理構成とすることが論理回路を設計するうえで重
要となっている。
ところで、論理回路としてのカウンタは例えば「日立Ｔ
ＴＬ集積回路チータブツクＪ（１９７８生版）のＰ２Ｓ
５ にも示されているように、Ｊ−にフリッグ７０ッグ
？用い構成されるのが一般的である。しかしながら、Ｊ
−に７リツプ７０ツブは構成ゲート数が多いという不具
合がある。例えばプリセットおよびリセット付のもので
は２人力ＮＡＮＤゲート換算で１２ゲート要するものと
なっている。また、Ｊ−にフリップフロップをカスケー
ド接続することによってカウンタを構成する場合、確実
な動作音保証するためにはＪ−に７＋Ｊツブフロツプを
マスタスレーブ型に変換する必要がある。
ＴＬ集積回路チータブツクＪ（１９７８生版）のＰ２Ｓ
５ にも示されているように、Ｊ−にフリッグ７０ッグ
？用い構成されるのが一般的である。しかしながら、Ｊ
−に７リツプ７０ツブは構成ゲート数が多いという不具
合がある。例えばプリセットおよびリセット付のもので
は２人力ＮＡＮＤゲート換算で１２ゲート要するものと
なっている。また、Ｊ−にフリップフロップをカスケー
ド接続することによってカウンタを構成する場合、確実
な動作音保証するためにはＪ−に７＋Ｊツブフロツプを
マスタスレーブ型に変換する必要がある。
第１Ｏ図は同期式１６進カウンタ全示したものである。
図示の如く単位としてのＪ−にマスタスレーブ型フリッ
プ７０ツグ１はＪ−にフリップフロップ１００が２個カ
スケード接続されたものとしてなり、クロックＣＫＩ
、 ＣＫ２でそれぞれマスク動作、スレーブ動作が実行
されるものとなっている。しかしながら、このようにし
てカウンタを構成する場合には論理規模が従うに増大し
マスタスライスＬＳＩに取シ込む場合の整置となる。更
にこれまでのＪ−にフリップフロップを用いたカウンタ
では、不良検出大のテストデータを作成するのに多くの
作業過程を要するが、あるいは計算機を長時間に亘って
使用しなければならないという不具合がある。なお、稟
１０図においてアンドゲート１０１〜１０３は前段Ｊ−
にマスタスレーブ型フリップフロップが全てセット状態
にある場合にその後段のＪ−にマスタスレーブ型フリッ
プフロップを反転可能状態におくためのものであシ、ア
ントゲ−） １０４はキャリー出力ＣＲＹ？得るための
ものである。また、ＲＥＳＥＴはリセット信号？、ＤＸ
Ｎは入力信号（カウントイネーブル信号）を示す。
プ７０ツグ１はＪ−にフリップフロップ１００が２個カ
スケード接続されたものとしてなり、クロックＣＫＩ
、 ＣＫ２でそれぞれマスク動作、スレーブ動作が実行
されるものとなっている。しかしながら、このようにし
てカウンタを構成する場合には論理規模が従うに増大し
マスタスライスＬＳＩに取シ込む場合の整置となる。更
にこれまでのＪ−にフリップフロップを用いたカウンタ
では、不良検出大のテストデータを作成するのに多くの
作業過程を要するが、あるいは計算機を長時間に亘って
使用しなければならないという不具合がある。なお、稟
１０図においてアンドゲート１０１〜１０３は前段Ｊ−
にマスタスレーブ型フリップフロップが全てセット状態
にある場合にその後段のＪ−にマスタスレーブ型フリッ
プフロップを反転可能状態におくためのものであシ、ア
ントゲ−） １０４はキャリー出力ＣＲＹ？得るための
ものである。また、ＲＥＳＥＴはリセット信号？、ＤＸ
Ｎは入力信号（カウントイネーブル信号）を示す。
よって本発明の目的は、カスケード接続された２つのＪ
−にフリップフロップよシなるマスクスレーブ型フリッ
プフロップに比して論理規模が小さく、シかもカウンタ
として構成された場合に容易に不良検出量大のテストデ
ータが作成可能なフリップフロップを供するにある。
−にフリップフロップよシなるマスクスレーブ型フリッ
プフロップに比して論理規模が小さく、シかもカウンタ
として構成された場合に容易に不良検出量大のテストデ
ータが作成可能なフリップフロップを供するにある。
この目的のため本発明は、第１．第２のＤ型フリップフ
ロップをカスケード接続し、第２のＤ型フリップフロッ
プの出力と前段出力あるいは入力信号とを排他的論理和
したうえ第１のＤ型フリップフロップへの入力となした
ものである。この場合り型フリップフロップとしてはエ
ツジトリガ型のものも使用可であるが、レベルタイプの
ものが望ましいものとなっている。これは、レベルタイ
プのものは、プリセットおよびリセット付で２人力ＮＡ
ＮＤゲート換算で６ゲートと論理規模が小さくて済まさ
れるからである。
ロップをカスケード接続し、第２のＤ型フリップフロッ
プの出力と前段出力あるいは入力信号とを排他的論理和
したうえ第１のＤ型フリップフロップへの入力となした
ものである。この場合り型フリップフロップとしてはエ
ツジトリガ型のものも使用可であるが、レベルタイプの
ものが望ましいものとなっている。これは、レベルタイ
プのものは、プリセットおよびリセット付で２人力ＮＡ
ＮＤゲート換算で６ゲートと論理規模が小さくて済まさ
れるからである。
以下、本発明を第１図から第９図により説明する。
先ず本発明によるフリップフロップについて説明する。
第１図はその基本的な態様での構成を２進バイナリカウ
ンタとして示したものである。図示の如くクロックＣＫ
ＩでＤ入力信号を保持する第１のＤ型フリップフロップ
１２と、クロックＣＫ２でＤ入力信号？保持する第２の
Ｄ型フリップフロップ１３と？カスケード接続したうえ
Ｄ型フリップ７０ツブ１３の出力（バイナリカウンタ１
０出力ＤＱＵＴＱ２と入力信号あるいは前段出力ＤＩＮ
とを排他的論理和ゲート１１で排他的論理和し、この排
他的論理和出力ｆＤ型フリツプフロツフ“１２のＤ入力
信号となしたものである。
ンタとして示したものである。図示の如くクロックＣＫ
ＩでＤ入力信号を保持する第１のＤ型フリップフロップ
１２と、クロックＣＫ２でＤ入力信号？保持する第２の
Ｄ型フリップフロップ１３と？カスケード接続したうえ
Ｄ型フリップ７０ツブ１３の出力（バイナリカウンタ１
０出力ＤＱＵＴＱ２と入力信号あるいは前段出力ＤＩＮ
とを排他的論理和ゲート１１で排他的論理和し、この排
他的論理和出力ｆＤ型フリツプフロツフ“１２のＤ入力
信号となしたものである。
ここで構成要素としての排他的論理和ゲート１１の動作
について説明すれば、第３図、表１に示す如くである。
について説明すれば、第３図、表１に示す如くである。
表 １
真理値表としての表１より人力Ａ、Ｂがともに同−論理
レベルである場合に一出力Ｘはいわゆるローレベル（Ｌ
）に、異なる論理レベルである場合には出力Ｘはいわゆ
るハイレベル（Ｈ）になることが伯する〇一方、構成要
素としてのＤ型フリップフロップ１２、 １３の動作は
第４図、表２に示すようである。
レベルである場合に一出力Ｘはいわゆるローレベル（Ｌ
）に、異なる論理レベルである場合には出力Ｘはいわゆ
るハイレベル（Ｈ）になることが伯する〇一方、構成要
素としてのＤ型フリップフロップ１２、 １３の動作は
第４図、表２に示すようである。
表 ２
表２によればＣＫ大入力Ｄ入力の状態に拘わらずレベル
信号としてのＲ入力（Ｈ）があった場合はその間強制的
にリセット状態におかれ、Ｒ入力がない状態でＣＫ大入
力Ｈ）があった場合はそのときのＤ入力がセ、ット出力
Ｑとして、その反転されたものがリセット出力４として
得られるようになっている。
信号としてのＲ入力（Ｈ）があった場合はその間強制的
にリセット状態におかれ、Ｒ入力がない状態でＣＫ大入
力Ｈ）があった場合はそのときのＤ入力がセ、ット出力
Ｑとして、その反転されたものがリセット出力４として
得られるようになっている。
当然のことなからＲ入力、 ＣＫ大入力ともにない場合
は出力状態は変化しないものとなっている。第５図はそ
の一例での動作タイミングを示したものである。図示の
如くセット出力Ｑ、リセット出力互はそれぞれＤ入力が
いわゆるハイレベル（）ｆ）にある間ＣＫ大入力同期し
てハイレベル（Ｈ）、ローレベルノ）全保持するように
なっている。
は出力状態は変化しないものとなっている。第５図はそ
の一例での動作タイミングを示したものである。図示の
如くセット出力Ｑ、リセット出力互はそれぞれＤ入力が
いわゆるハイレベル（）ｆ）にある間ＣＫ大入力同期し
てハイレベル（Ｈ）、ローレベルノ）全保持するように
なっている。
さて、再び第１図に戻シ本発明を説明すれば、その−例
での動作タイミングは第２図に示すようである。これに
ついては明らかであるので説明は省略するが、クロック
ＣＫＩ 、 ＣＫ２はオーバラップしないように定めら
れる必要がある。
での動作タイミングは第２図に示すようである。これに
ついては明らかであるので説明は省略するが、クロック
ＣＫＩ 、 ＣＫ２はオーバラップしないように定めら
れる必要がある。
本発明によるフリップ７０ツブは以上のよウナものであ
るが、変形例も他に考えられることは明らかである。例
えばＤ型７リツプフロツプ１３のリセット出力を排他的
論理和ゲート１１に入力せしめる場合は、入力信号ＤＩ
Ｎ ｋ反転した状態で排他的論理和ゲー目１に入力せし
めるか、また―そあ排他的論理和ゲート１１の出力を反
転せしめ゛るといった変形例が考えられる。何れにして
も論理規模を最小に抑えることが肝要である。
るが、変形例も他に考えられることは明らかである。例
えばＤ型７リツプフロツプ１３のリセット出力を排他的
論理和ゲート１１に入力せしめる場合は、入力信号ＤＩ
Ｎ ｋ反転した状態で排他的論理和ゲー目１に入力せし
めるか、また―そあ排他的論理和ゲート１１の出力を反
転せしめ゛るといった変形例が考えられる。何れにして
も論理規模を最小に抑えることが肝要である。
最後に本発明によるフリップフロップを使用した同期式
カウンタとその動作について説明する。
カウンタとその動作について説明する。
第６図、第７図はその構成と動作タイミングを示したも
のである。図示の如く本発明に係るＪ−にマスタスレー
ブ型フリップフロップとしての２進バイナリカウンタ加
〜乙はアンドケート２４〜あが介在された状態でカスケ
ード接続され、バイナリカウンタ２１〜２３には入力信
号ＤＩＮと前段以前の段出力との論理積信号がアンドグ
ー）２４〜あよシ入力として与えられることから、バイ
ナリカウンタ加〜ｎはそれぞれ２° ２１ 、 ２２．
２３のウェイ）ｆ以てクロックＣＫＩ 、 ＣＫ２’
ｔカウントすることになる。
のである。図示の如く本発明に係るＪ−にマスタスレー
ブ型フリップフロップとしての２進バイナリカウンタ加
〜乙はアンドケート２４〜あが介在された状態でカスケ
ード接続され、バイナリカウンタ２１〜２３には入力信
号ＤＩＮと前段以前の段出力との論理積信号がアンドグ
ー）２４〜あよシ入力として与えられることから、バイ
ナリカウンタ加〜ｎはそれぞれ２° ２１ 、 ２２．
２３のウェイ）ｆ以てクロックＣＫＩ 、 ＣＫ２’
ｔカウントすることになる。
即ち、全体として同期式２（＝１６）進カウンタとして
動作するものである。したがって、キャリー出ＣＲＹは
クロックが１６個カウントされる度にアンドゲートｎよ
シ得られることになる。
動作するものである。したがって、キャリー出ＣＲＹは
クロックが１６個カウントされる度にアンドゲートｎよ
シ得られることになる。
次に同期式１０進カウンタについて説明する。第８図、
第９図はその構成とその動作タイミングを示したもので
ある。図示の如く２進バイナリカウンタ３０〜３３金ア
ンドゲート３４〜３６にょシカスケート接続し、アンド
ゲート調にはバイナリカウンタあのリセット出力Ｑｎ２
２フィードバック入力するようになしたものである。こ
れについては特に説明は要しないが、このようにカスケ
ード接続する場合は任意の同期式Ｎ進カウンタが本発明
によるフリップフロップによって容易に構成し得るもの
である。因みに第１図におけるＤ型フリッ１７０ッグ１
３のセット出力信号Ｑ２の排他的論理和ゲート１１への
接続？論理的に分断すれば、第６図、・第８図に示すカ
ウンタは単なるシフトレジスタとして動作させることが
可能でちゃ、テストパターン作成が簡単容易に行なえる
ことになる。
第９図はその構成とその動作タイミングを示したもので
ある。図示の如く２進バイナリカウンタ３０〜３３金ア
ンドゲート３４〜３６にょシカスケート接続し、アンド
ゲート調にはバイナリカウンタあのリセット出力Ｑｎ２
２フィードバック入力するようになしたものである。こ
れについては特に説明は要しないが、このようにカスケ
ード接続する場合は任意の同期式Ｎ進カウンタが本発明
によるフリップフロップによって容易に構成し得るもの
である。因みに第１図におけるＤ型フリッ１７０ッグ１
３のセット出力信号Ｑ２の排他的論理和ゲート１１への
接続？論理的に分断すれば、第６図、・第８図に示すカ
ウンタは単なるシフトレジスタとして動作させることが
可能でちゃ、テストパターン作成が簡単容易に行なえる
ことになる。
以上説明したように本発明によるフリップフロップは、
Ｄ型フリッグフロップ２個と排他的論理和素子１個とか
ら基本的には構成されるものであるから、Ｊ７−にフリ
ッグフロツプ２個よりなるマスタスレーブ型フリップフ
ロップに比し論理規模が小さく、シかもカウンタとして
構成された場合には容易に不良検出重大のテストデータ
を作成し得るという効果がある。
Ｄ型フリッグフロップ２個と排他的論理和素子１個とか
ら基本的には構成されるものであるから、Ｊ７−にフリ
ッグフロツプ２個よりなるマスタスレーブ型フリップフ
ロップに比し論理規模が小さく、シかもカウンタとして
構成された場合には容易に不良検出重大のテストデータ
を作成し得るという効果がある。
第１図は、基本的な態様での本発明によるフリップフロ
ップの構成を示す図、第２図は、その−例での動作タイ
ミングを示す図、第３図は、排他的論理和ゲートの動作
を説明するための図、第４図、第５図は、Ｄ型フリッグ
フロツプの動作を説明するための図とその一例での動作
タイミングを示す図、第６図、第７図は、本発明による
７リツグフロツクを使用した同期式１６進カウンタの一
例での構成とその動作タイミングを示す図、第８図。 第９図は、同じく本発明による７リツグフロツプを使用
した同期式１０進カウンタの一例での構成とその動作タ
イミングを示す図、第１０図は、Ｊ−にフリッ使用口ツ
ブ使用同期式１６進カウンタの構成を示す図である。 １１・・・排他的論理和グー）、１２．１３・・・Ｄ型
フリッププロップ。 代理人 弁理士 秋 本 正 実 第１図 第２図
ップの構成を示す図、第２図は、その−例での動作タイ
ミングを示す図、第３図は、排他的論理和ゲートの動作
を説明するための図、第４図、第５図は、Ｄ型フリッグ
フロツプの動作を説明するための図とその一例での動作
タイミングを示す図、第６図、第７図は、本発明による
７リツグフロツクを使用した同期式１６進カウンタの一
例での構成とその動作タイミングを示す図、第８図。 第９図は、同じく本発明による７リツグフロツプを使用
した同期式１０進カウンタの一例での構成とその動作タ
イミングを示す図、第１０図は、Ｊ−にフリッ使用口ツ
ブ使用同期式１６進カウンタの構成を示す図である。 １１・・・排他的論理和グー）、１２．１３・・・Ｄ型
フリッププロップ。 代理人 弁理士 秋 本 正 実 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、第１のクロック信号で動作する第１のＤ型フリップ
フロップと、該クロック信号とはオーバラップしない第
２のクロック信号で動作する第２のＤ型フリップフロッ
プとをカスケード接続し、入力信号と該第２のＤ型フリ
ップフロップのセット出力とを排他的論理和手段を介し
上記第１のＤ型フリップフロップのデータ入力とする構
成を特徴とするフリップフロップ。 ２、第１、第２のＤ型フリップフロップはレベルタイプ
のものとされる特許請求の範囲第１項記載のフリップフ
ロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208071A JPS6187426A (ja) | 1984-10-05 | 1984-10-05 | フリツプフロツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208071A JPS6187426A (ja) | 1984-10-05 | 1984-10-05 | フリツプフロツプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6187426A true JPS6187426A (ja) | 1986-05-02 |
| JPH0257732B2 JPH0257732B2 (ja) | 1990-12-05 |
Family
ID=16550161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59208071A Granted JPS6187426A (ja) | 1984-10-05 | 1984-10-05 | フリツプフロツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6187426A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6437118A (en) * | 1987-07-31 | 1989-02-07 | Nec Corp | Up/down counter circuit |
-
1984
- 1984-10-05 JP JP59208071A patent/JPS6187426A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6437118A (en) * | 1987-07-31 | 1989-02-07 | Nec Corp | Up/down counter circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0257732B2 (ja) | 1990-12-05 |
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