JPS61274417A

JPS61274417A - フリツプフロツプ回路

Info

Publication number: JPS61274417A
Application number: JP60115781A
Authority: JP
Inventors: Kenji Sakagami; 健二坂上
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1985-05-29
Filing date: 1985-05-29
Publication date: 1986-12-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明はフリップフロップ回路に係り、特にクロック入
力付きのＴ型（トグルタイプ）フリップフロップ回路に
関する。

〔発明の技術的背景とその問題点〕

従来からバイナリカウンタを構成する場合、Ｔ型フリッ
プフロップをカスケード接続した構成が多く用いられて
いる。

第１７図は従来のフリップフロップ回路の回路構成図で
、特に０ＭＯ８で構成されたクロックドゲートを用いた
クロック付きのＴ型フリップ７Ｏツブ回路を例示するも
のである。この構成例は、第１８図に示すような動作機
能を有し、制御端子下の入力がハイレベルの場合のみク
ロック信号φ。

Φに同期して出力端子Ｑの状態を反転するという周知の
作用を有する。

ところが、かかる構成を有するりＯツク付きＴ型フリッ
プフロップ回路は、Ｄ型（ディレイクイブ）フリップフ
ロップ回路とエクスクルシブオフ回路を含む構成となっ
ているため、回路規模が著しく大きくなって冗長度が高
く、高速動作に向かないという問題点がある。先にも述
べたようにＴ型フリップフロップ回路はバイナリカウン
タによく使用されるが、マイクロコンピュータ等の高集
積化や高速化に伴い、プログラムカウンタ等を構成する
バイナリカウンタの高集積化や高速化が要求されている
。これに対して、従来構成のＴ型フリップフロップでは
この要求に応じられないという問題点があった。

〔発明の目的〕

本発明は上記の従来技術の問題点を解決するためになさ
れたもので、回路Ｍ模が小さく高速動作が可能なフリッ
プフロップ回路を提供することを目的とする。

〔発明の概要〕

上記の目的を達成するため本発明は、第１および第２の
ゲート手段と、第１の出力端子とその否定出力を行なう
第２の出力端子を有し、りＯツク（φ）に同期して入力
端子の状態を第１および第２の出力端子のいずれか一方
に送出するラッチ手段（例えばＤ型フリップフロップ回
路）とを備え、第１のゲート手段のゲート端子と第２の
ゲート手段のソース端子に反転制御信号を入力し、第１
のゲート手段のソース端子にラッチ手段の第１の出力端
子を接続し、第２のゲート手段のゲート端子にラッチ手
段の第２の出力端子を接続し、第１および第２のゲート
手段のドレイン端子をラッチ手段の入力端子に接続する
ことにより、クロックのサイクル毎に反転制御信号によ
ってラッチ手段の出力（Ｑ、Ｑ）の反転が制御されるよ
うにしたフリップフロップ回路を提供するものである。

そしてこの回路の構成例は、第２図および第５図に具体
的に示されている。例えば第２図において、ラッチ手段
の第１．第２の出力端子はＱ、Ｑ端子に相当し、第１．
第２のゲート手段はトランジスタｎ１．ｐｌに相当する
。

また本発明は、第１、第２および第３のゲート手段と、
第１の出力端子とその否定出力を行なう第２の出力端子
を有し、クロックに同期して入力端子の状態を第１およ
び第２の出力端子のいずれか一方に送出するラッチ手段
（例えばＤ型フリップフロップ回路）とを備え、第１お
よび第３のゲート手段のゲート端子と第２のゲート手段
のソース端子に反転制御信号を入力し、第１のゲート手
段のソース端子にラッチ手段の第１の出力端子を接続し
、第２のゲート手段のグー４ト端子にラッチ手段の第２
の出力端子を接続し、□第３のゲート手段のソース端子
にラッチ手段の第２の出力端子を接続し、第１、第２お
よび第３のゲート手段のドレイン端子をラッチ手段の入
力端子に接続するようにしたフリップフロップ回路を提
供するものである。そしてこの回路の構成例は、第１図
、第３図、第４図および第６図に詳細に示されている。

例えば第１図において、第１．第２の出力端子はＱ、Ｑ
端子に相当し、第１．第２および第３のゲート手段はト
ランジスタｎ１．ｐｌおよびｐ２に相当する。

さらに、本発明は、第１および第３のゲート手段と、第
１の出力端子とその否定出力を行なう第２の出力端子を
有し、クロックに同ＩＩ　して入力端子の状態を第１お
よび第２の出力端子のいずれか一方に送出するラッチ手
段（Ｄ型フリップフロップ回路）とを備え、第１および
第３のゲート手段のゲート端子に第２の反転制御信号を
入力し、第１のゲート手段のソース端子にラッチ手段の
第１の出力端子を接続し、第３のゲート手段のソース端
子にラッチ手段の第２の出力端子を接続し、第１および
第３のゲート手段のドレイン端子をラッチ手段の入力端
子に接続するようにしたフリップフロップ回路を提供す
るものである。そしてこの回路の構成例は、第７図およ
び第８図に詳細に示されており、変形例が第９図および
第１０図に示されている。例えば第７図において、第１
．第２の出力端子はＱ、０ｍ子に相当し、第１．第２の
ゲート手段はトランジスタｎ１．　ｐｌに相当する。

さらに本発明は、第１．第２Ｊ５よび第３のグー、ト手
段と、第１の出力端子とその否定出力を行なう第２の出
力端子を有し、クロックに同期して入力端子の状態を第
１および第２の出力端子のいずれか一方に送出するラッ
チ手段（Ｄ型フリップフロップ回路）とを備え、第１の
ゲート手段のゲート端子に第１の反転制御信号を入力し
、第２のゲート手段のソース端子と第３のゲート手段の
ゲート端子に第２の反転制御信号を入力し、第１のゲー
ト手段のソース端子にラッチ手段の第１の出力端子を接
続し、第２のゲート手段のゲート端子にラッチ手段の第
１の出力端子を接続し、第３のゲート手段のソース端子
にラッチ手段の第２の出力端子を接続し、第１．第２お
よび第３のゲート手段のドレイン端子をラッチ手段の入
力端子に接続するようにしたフリップフロップ回路を提
供づるものである。そしてこの回路の構成例は、第１０
図および第１２図に詳細に説明されている。例えば第１
０図において、第１．第２の出力端子はＱ。

Ｑ端子に相当し、第１．第２および第３のゲート手段は
トランジスタｎ３．ｐｌおよびｎｌに相当する。

（発明の実施例）以下、図面を参照しながら本発明のいくつかの実施例を
説明する。

第１図は一実施例に係るＴ型フリップフロップ回路のブ
ロック図である。同図に示すように、Ｄ型フリップフロ
ップ回路（ラッチ手段）ＤＩのＱ端子（第２の出力端子
）出力はＰチャンネルトランジスタ（第２のゲート手段
）ｐｌにゲート入力として与えられる。一方、Ｄ型フリ
ップフロップ回路Ｄ１のＱ出力端子およびＱ出力端子（
第１の出力端子）はそれぞれＰチャンネルトランジスタ
（第３のゲート手段）ｐ２、Ｎチャンネルトランジスタ
（第１のゲート手段＞ｎｌのソース入力として接続され
る。Ｔ端子入力（反転制御信号）はトランジスタル２．
トランジスタｎ１のゲートならびにトランジスタｐ１の
ソースに入力される。

トランジスタｐ１．ｐ２．ｎ１の各ドレインはＤ型フリ
ップフロップＤ１のＤ端子入力ＤＩとなる。

かかる構成において、■が“１″でＱが“１”の場合に
は、トランジスタｎ１はオンでＤ型フリップフロップＤ
１のＤ端子入力ＤＩはＯ”となるため、りＯツクφに同
期してデータ゛０”がＤ型フリップ７０ツブＤ１にラッ
チされる。一方、王が“１”でＱがＩＩ　Ｏ”の場合に
は、トランジスタｐ１がオンでＤ端子入力ＤＩがパ１”
となるため、データ゛１″がラッチされることとなる。

また、■が“ＯＩＴでＱが“１″の場合には、トランジ
スタｐ２がオンとなりＤＩ子入力ＤＩが“１″となるた
め、Ｄ型フリップフロップＤ１にはデータとして、１”
がラッチされる。つまりＱ出力は前の出力値を保持する
。さらに、■が“Ｏ”でＱがＯ″の場合には、トランジ
スタｐ１．　ｐ２がオンでＤ＠ｉ子入力１）　Ｉが“０
″となるため、Ｄ型フリップフロップ回路Ｄ１にはデー
タとして“Ｏｎがラッチされる。つまり、Ｑ出力は前の
値を保持する。

上述のように第１図の構成の回路は、■端子がＩＩ　１
　ｆｆの時にクロックφに同期してＤ型フリップフロッ
プＤ１のＱ出力を反転する。

第２図は本発明の第２の実施例に係るフリップフロップ
回路のブロック図である。この実施例が第１図に示すも
のと異なる点は、トランジスタ（第３のゲート手段）ｐ
２を省略したことである。

このように構成することにより、■が°Ｏ”でＱが“１
”の時には、トランジスタ（第２のゲート手段）ｐｌ、
トランジスタ（第１のゲート手段）ｎｌが共にオフとな
るが、この場合、ゲート容量によってＤ型フリツブフＯ
ツブ（ラッチ手段）ＤｌのＱ端子（第２の出力端子）出
力を保持することにより、所期の動作を行なわせる。

上述のように構成することによって、第１図のものに比
べてより少ない素子数でＴ型動作を行なわせることがで
きる。

第３図は本発明の第３の実施例に係るフリップフロップ
回路のブロック図である。この実施例が第１図に示すも
のと異なる点は、Ｄ型フリップ７０ツブ回路（ラッチ手
段）Ｄｌの出力ＱとＱの接続を入れ替えた（Ｑ端子を第
１の出力端子、Ｑ端子を第２の出力端子とした）ことで
ある。また動作としては、■端子に入力される制御信号
が“０”の時に出力Ｑ、Ｑを反転させるようにしたこと
である。

さて、第１図の構成において、■が１”でＱがＩＩ　Ｉ
　ＩＩの場合には、トランジスタｎ１でＶｓｓを駆動す
るので、十分に高速でＤ端子入力ＤＩをディスチャージ
することが可能である。一方、■が″“１”でＱが“０
″の場合には、トランジスタｐ１でＶ。、を駆動するの
で、十分に高速でＤｒａ子入力ＤＩをプリチャージする
ことが可能である。

つまり、非常に高速にトグル動作を行なわせることがで
きる。

一方、王が１１０　ＩｆでＱがパ１”の場合には、トラ
ンジスタｐ２でＶ。０を駆動するので、十分に高速でＤ
端子入力ＤＩをプリチャージすることが可能である。し
かし、Ｄ端子入力ＤＩはあらかじめプリチャージされて
いるので、トランジスタｐ２の駆動能力を問題にする必
要はない。また、王がＯ″でＱが１″の場合には、トラ
ンジスタ０１、　ｐ２でＶＳＳを駆動するがＤ端子入力
ＤＩはあらかじめディスチャージされているので、トラ
ンジスタｐ１．　ｐ２の駆動能力は問題にする必要はな
い。

ここで、第１図の構成と第１７図に示した従来の構成の
速度を比較すると、Ｄ端子入力ＤＩの状態を決定するの
に要するゲートの段数が従来の数段から１段になってい
るため、高速処理が可能である。つまり、本実施例の構
成によれば、Ｔ型フリップ７０ツブ回路の高集積化が可
能で、さらに高速動作と高信頼性を実現することができ
る。このことは、第２図、第３図の実施例の場合も同様
にあてはまるものである。

なお、第２図の構成をコンピュータシミュレージョンし
た場合の結果を第１６図の特性図に示す。

第４図は本発明の第４の実施例に係るフリップフロップ
回路のブロック図である。同図に示すように、Ｄ型フリ
ップフロップ（ラッチ手段）０１のＱ＠子（第１の出力
端子）出力はトランジスタ（第２のゲート手段）ｎ２に
ゲート入力として与えられる。一方、Ｄ型フリップフロ
ップ回路Ｄ１のＱ出力端子（第２の出力端子〉およびＱ
出力端子は、それぞれトランジスタ（第３のゲート手段
）ｐ２、トランジスタ（第１のゲート手段）ｎｌのソー
ス入力として接続される。Ｔｉ子大入力反転制御信号）
はトランジスタｐ２、ｎｌのゲートおよびトランジスタ
ｎ２のソースに入力される。トランジスタｐ２、ｎｌ、
ｎ２の各ドレインはＤ型フリップフロップ回路Ｄ１の０
端子人力０１となる。

この第４図に示す構成の実施例が５第１図のものと異な
る点は、Ｔ端子をＤ入力端芋ＤＩに接続するトランジス
タをトランジスタｐ１からトランジスタｎ２に変え、こ
のトランジスタのゲート信号をＱ端子からとる代わりに
Ｑ端子から得るようにしたことである。

つまり、第４図のものは第１図の構成のものと全く同じ
作用を有するものであり、高速応答性、高信頼性、高集
積性を実現することができる。

第５図は本発明の第５の実施例に係るフリップフロップ
回路のブロック図である。この実施例が第４図のものと
異なる点は、トランジスタｎ１を省略したこと、ならび
にＱ端子、Ｑ端子の接続を入れ替えたこと゛である。

本構成は第２図の構成に対応するもので、より少ない素
子数でＴ型動作を行なわせることができる。ただし、動
作はＴ端子が“ＯＩＴで反転動作となる。

第６図は本発明の第６の実施例に係るフリップフロップ
回路のブロック図である。この実施例が第４図のものと
異なる点は、Ｄ型フリツプフＯツブ回路Ｄ１の出力Ｑと
Ｑの接続を入れ替えたことである。動作として異なる点
は、■端子に入力される制御信号が′０″の時に、出力
Ｑ、Ｑを反転させるようにしたことである。

第７図は本発明の第７の実施例に係るフリップフロップ
回路のブロック図である。同図に示すように、ＤＩフリ
ップフロップ（ラッチ手段）ＤｌのＱＱ子（第２の出力
端子）出力およびＱ端子（第１の出力端子）出力はそれ
ぞれトランジスタ（第３のゲート）ｐ２、トランジスタ
（第１のゲート）ｎｌの各ソースに入力され、各トラン
ジスタｐ２．ｎ１の各ドレインはＤ型フリップフロップ
回路Ｄ１のＤ端子入力ＤＩに接続される。一方、■端子
は各トランジスタｐ２．ｎ１のゲートに与えられる。

かかる構成によれば、第２の反転制御信号ＴがＩＩ　１
１＋の時はＱ出力がＤ端子入力ＤＩに接続されるため、
Ｄ型フリップフロップ回路Ｄ１はクロックφに同期して
反転する。Ｔが０″の時はＱ出力がＤ端子入力ＤＩに接
続されるため、Ｄ型フリップフロップ回路Ｄ１は前の状
態を保持する。

第８図は本発明の第８の実施例に係るフリップフロップ
回路のブロック図である。この実施例が第７図のものと
異なる点は、Ｑ端子とＱ端子の接続を入れ替えたことで
ある。

かかる構成によれば、■＠子大入力Ｏ″の時にＤ型フリ
ップフロップ回路Ｄ１はクロックφに同期して反転する
こととなる。

第７図、第８図の画構成ともに非常に少ない素子数で所
期の目的を達成することができる。

第９図は本発明の第９の実施例に係るフリップフロップ
回路のブロック自で、特にバイナリカウンタに適用する
に適した構成、つまりＴ端子入力とその反転Ｔ端子入力
を有する構成を例示するものである。同図に示すように
、Ｄ型フリップ７０ツブ回路Ｄ１のＱ端子（第２の出力
端子）出力、Ｑ端子（第１の出力端子）出力はそれぞれ
トランジスタ（第３のゲート、第１のゲート）ｎ３゜ｎ
ｌのソースに入力され、トランジスタｎ３゜ｎｌの各ド
レインはＤ型フリップフロップ回路Ｄ１のＤ端子入力Ｄ
Ｉに接続される。一方、第１の反転制御信号Ｔおよび第
２の反転制御信号Ｔはそれぞれトランジスタｎ１．ｎ３
のゲートに与えられる。

かかる構成によれば、■端子が１１１　ＩＩで７　ｙ５
子が“０″の時は、Ｑ出力がＤ端子入力ＤＩに接続され
るため、Ｄ型フリップフロップ回路Ｄ１はクロックφに
同期して反転する。Ｔ端子が“ＯＩＩでＴ端子が“１″
の時は、Ｑ出力がＤ端子入力ＤＩに接続されるため、Ｄ
型フリップフロップ回路Ｄ１は前の状態を保持する。

第１０図は本発明の第１０の実施例に係るフリップフロ
ップ回路のブロック図である。この実施例が第９図のも
のと異なる点は、Ｄ型フリップフロップ回路Ｄ１のＱ出
力がゲートに与えられるトランジスタｐ１を介して、■
端子入力をＤ端子入力ＤＩに接続したことである。

同図の構成によれば、Ｔ端子が１″でＱ出力がパ０″の
時にＤ端子入力ＤＩのプリチャージを高速化することが
可能となる。

第１１図は本発明の第１１の実施例に係るフリップフロ
ップ回路のブロック図である。この実施例が第９図のも
のと異なる点は、Ｑ出力、Ｑ出力を受けているトランジ
スタｎ３．ｎｌに代えてトランジスタｐ３．ｐ２　（第
１．第２のゲート）を配したことである。この場合、Ｔ
端子、Ｔ端子はそれぞれトランジスタｐ３．　ｐ２のゲ
ートに接続される。

かかる構成によれば、Ｔ端子が“１″でＴ端子が“Ｏ１
１の時はＱ＠ｉ子（第２の出力端子）出力がＤ端子入力
ＤＩに与えられるため、Ｄ型フリップフロップ回路Ｄ１
はクロックφに同期して反転する。■端子が“０”でＴ
端子が′１″の時は、Ｑ端子（第１の出力端子）出力が
Ｄ端子入力ＤＩに与えられるため、Ｄ型フリップ７０ツ
ブ回路Ｄ１は前の状態を保持する。

第１２図は本発明の第１２の実施例に係るフリップフロ
ップ回路のブロック図である。この実施例が第１１図の
構成と異なる点は、Ｄ型フリップフロップ回路Ｄ１のＱ
出力がゲートに与えられるトランジスタｎ２を介して、
Ｔ端子入力をＤ　ＯＷ子入力ＤＩに接続したことである
。

同図の構成によれば、Ｔ端子が１１１１１でＱ出力が“
１″の時にＤ端子入力ＤＩのプリチャージを高速化する
ことが可能となる。

第９図から第１２図のいずれの構成も、バイナリカウン
タに適用した場合、通常制御信号Ｔ端子にはキャリー信
号が接続されることとなるため、■端子、子端子ともに
ゲート等を増設することなく信号を得られる。このため
、極めて少ない素子数で所期の動作を高速にて行なわせ
ることができる。

第１３図は本発明に係るフリップフロップ回路を用いて
バイナリカウンタを構成した場合のカウンタセルの一例
を示す回路構成図、第１４図は第１３図のカウンタセル
を１６個並べて構成したカウンタのブロック図である。

各図に示すように、１６ビツトのデータバスＤＢＵＳか
らの信号は各カウンタセルのＤＢ端子に接続される。ま
た１６ビツトのカウンタ出力ＱＯ−Ｑ１５は各カウンタ
セルのＱ端子から送出される。各カウンタセルにはキャ
リー入力端子ＣＩとキャリー出力端子ＣＯが設けられて
おり、各カウンタセルはキャリー出力端子ＣＯとキャリ
ー入力端子ＣＩをカスケード接続して連結される。

かかる構成において、クロックφ［が入力されると、こ
れに同期して全てのカウンタセルにデータバスＤＢＵＳ
の状態がセットされる。つまり、このカウンタは任意の
データをプリセットし、この値よりカウント開始するこ
とが可能である。

データのプリセットに関して、そのタイミングを第１５
図のタイムチャートに示す。第１５図（Ａ＞はクロック
φ、同（Ｂ）はキャリー人力ＣＩ、同（Ｃ）はクロック
φ１、同＜Ｄ）はデータバスＤＢＵＳのデータである。

データプリセット後は、各カウンタセルはキャリー人力
ＣＩが１１１　ＩＩの時のみＱ出力を反転する。各キャ
リー人力Ｃ■の状態は上位ビットに波及してゆくため、
１６個のカウンタセルは全体としてバイナリカウント動
作を行なう。この１６ビツトカウンタには、クロックと
してφ、φ、φ　、φ［、φ・φ［。

φ・φ［の６種類が必要であるが、これらは別の回路で
生成される。

第１３図に示すように、本発明によれば、カウンタセル
を従来より７個少なくしたトランジスタセルで構成でき
る。このため、第１４図に示すような１６ビツトバイナ
リカウンタを構成した場合には、１１２個のトランジス
タセルを削減することが可能である。しかも、各カウン
タセルは高速動作性を有するため、高速動作が可能で高
信頼性のカウンタを構成することができる。

〔発明の効果〕

以上述べたように本発明によれば、ラッチ手段（Ｄ型フ
リップフロップ等）とグー１一手段（トランジスタ等）
を組み合せることにより、少ない素子数でトグル動作を
行なわせることが可能で、さらに高速動作性、高信頼性
を実現したフリップフロップ回路を得ることができる。

ち

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るフリップフロップ
回路のブロック図、第２乃至第１２図は本発明の第２〜
第１２の実施例に係るフリップフロップ回路のブロック
図、第１３図はカウンタセルの一例を示す回路構成図、
第１４図は第１３図のカウンタセルで構成したバイナリ
カウンタのブロック図、第１５図は第１４図の構成の動
作を説明するタイムチャート、第１６図は第１図および
第２図に示す構成のコンピュータシミュレーション結果
の特性図、第１７図は従来のフリップフロップ回路の回
路構成図、第１８図は第１７図の構成の動作機能図であ
る。Ｄｌ・・・Ｄ型フυツブフロップ回路、ｐｌ、ｐ２゜ｐ
３・・・Ｐチャンネルトランジスタ、ｎｌ、ｎ２゜ｎ３
・・・Ｎチャンネルトランジスタ。出願人代理人　　猪　　股　　　　清ろ　１　図　　　　　　６２　図も３　図朽５　λ　　　　　　゛も６　図６７　図　　　　　　ち８　図

Claims

【特許請求の範囲】１、第１のゲート手段と、第２のゲート手段と、第１の
出力端子およびその否定出力をする第２の出力端子を有
し、クロックに同期して入力端子の状態をこれら第１お
よび第２の出力端子のいずれか一方に送出するラッチ手
段と、前記第１のゲート手段のゲート端子と前記第２の
ゲート手段のソース端子に反転制御信号を入力する手段
と、前記第１のゲート手段のソース端子に前記第１の出
力端子を接続する手段と、前記第２のゲート手段のゲー
、下端子に前記第２の出力端子を接続する手段と、前記
第１および第２のゲート手段のドレイン端子を前記ラッ
チ手段の入力端子に接続する手段とを備えるフリップフ
ロップ回路。２、第１のゲート手段と、第２のゲート手段と、第３の
ゲート手段と、第１の出力端子およびその否定出力をす
る第２の出力端子を有し、クロックに同期して入力端子
の状態をこれら第１および第２の出力端子のいずれか一
方に送出するラッチ手段と、前記第１のゲート手段のゲ
ート端子と前記第２のゲート手段のソース端子と前記第
３のゲート手段のゲート端子に反転制御信号を入力する
手段と、前記第１のゲート手段のソース端子に前記第１
の出力端子を接続する手段と、前記第２のゲート手段の
ゲート端子に前記第２の出力端子を接続する手段と、前
記第３のゲート手段のソース端子に前記第２の出力端子
を接続する手段と、前記第１、第２および第３のゲート
手段のドレイン端子を前記ラッチ手段の入力端子に接続
する手段とを備えるフリップフロップ回路。３、第１のゲート手段と、第３のゲート手段と、第１の
出力端子およびその否定出力を行なう第２の出力端子を
有し、クロックに同期して入力端子の状態をこれら第１
および第２の出力端子のいずれか一方に送出するラッチ
手段と、前記第１および第３のゲート手段のゲート端子
に反転制御信号を入力する手段と、前記第１のゲート手
段のソース端子に前記第１の出力端子を接続する手段と
、前記第３のゲート手段のソース端子に前記第１の出力
端子を接続する手段と、前記第１および第３のゲート手
段のドレイン端子を前記ラッチ手段の入力端子に接続す
る手段とを備えるフリップフロップ回路。４、前記第１のゲート手段のゲート端子には第１の反転
制御信号が入力され、前記第３のゲート手段のゲート端
子には第２の反転制御信号が入力される特許請求の範囲
第３項記載のフリップフロップ回路。５、第１のゲート手段と、第２のゲート手段と、第３の
ゲート手段と、第１の出力端子およびその否定出力をす
る第２の出力端子を有し、クロックに同期して入力端子
の状態をこれら第１および第２の出力端子のいずれか一
方に送出するラッチ手段と、前記第１のゲート手段のゲ
ート端子に第１の反転制御信号を入力する手段と、前記
第２のゲート手段のソース端子と前記第３のゲート手段
のゲート端子に第２の反転制御信号を入力する手段と、
前記第１のゲート手段のソース端子に前記第１の出力端
子を接続する手段と、前記第２のゲート手段のゲート端
子に前記第１の出力端子を接続する手段と、前記第３の
ゲート手段のソース端子に前記第２の出力端子を接続す
る手段と、前記第１、第２および第３のゲート手段のド
レイン端子を前記ラッチ手段の入力端子に接続する手段
とを備えるフリップフロップ回路。