JP3216880B2

JP3216880B2 - Ｄラッチ回路

Info

Publication number: JP3216880B2
Application number: JP10446490A
Authority: JP
Inventors: 一雅峰
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-04-20
Filing date: 1990-04-20
Publication date: 2001-10-09
Anticipated expiration: 2016-10-09
Also published as: JPH043615A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、マイクロコンピュータ等のディジタルLSI
の内部に使用されるクロック同期式のＤラッチ回路に関
し、特にMOSトランジスタによって構成される高速動作
回路に好適のＤラッチ回路に関する。

［従来の技術］従来、この種のクロック同期式のＤラッチ回路とし
て、マルチプレクサの出力を帰還させることにより、デ
ータの保持動作を行なうようにした回路が知られてい
る。

第７図は、このようなＤラッチ回路の一例を示す回路
図である。なお、ここでは説明を簡単にするため、１つ
の入力データＤに対して１つのストローブ信号Ｓによっ
てデータの選択を行なう例について説明する。

第７図において、入力データＤは、データ入力端子１
を介してマルチプレクサ61に入力されている。また、ス
トローブ信号Ｓ及びクロック信号CLKが夫々ストローブ
入力端子２及びクロック入力端子５を介してNANDゲート
62に入力されており、このNANDゲート62の出力がマルチ
プレクサ61に、そのラッチタイミングを決定する信号と
して供給されている。マルチプレクサ61の出力は、イン
バータ63を介して出力端子６からラッチ出力データＱと
して出力されている。また、このラッチ出力データＱ
は、マルチプレクサ61に帰還されている。

マルチプレクサ61は、その入力端と出力端との間にト
ランスファゲート64とインバータ65とを縦続接続して構
成されている。また、マルチプレクサ61に帰還入力され
たラッチ出力データＱは、トランスファゲート67を介し
てインバータ65の入力端にワイヤードオアされている。
トランスファゲート64,67は、NANDゲート62の出力と、
これをインバータ66によって反転させた出力とによって
択一的に導通制御されるようになっている。

次にこのように構成されたＤラッチ回路の動作につい
て説明する。

第８図はこのＤラッチ回路の動作を示すタイミング図
である。

この図に示すように、通常、この種のＤラッチ回路を
使用する場合には、ストローブ信号Ｓは、クロック信号
CLKが低電位の期間中に変化させる。

第８図（ａ）は、クロック信号CLKが低電位の期間中
に入力データＤを変化させる場愛のタイミング図であ
る。クロック信号CLKが低電位の期間中に入力データＤ
を確定させ、かつストローブ信号Ｓを高電位にすると、
次のクロック信号CLKの立上がりの時点でトランスファ
ゲート64が導通するので、入力データＤがトランスファ
ゲート64及びインバータ65,63を介してラッチ出力デー
タＱとして出力端子６に伝播される。クロック信号CLK
が立ち下がると、トランスファゲート64が非導通となる
と共に、トランスファゲート67が導通するので、ラッチ
出力データＱは、インバータ65の入力端に帰還され、そ
の理論値を保持する。また、ストローブ信号Ｓを低電位
に保つと、クロック信号CLKが立上がってもラッチ出力
データＱは変化しない。

また、第８図（ｂ）は、クロック信号CLKが高電位の
期間中に入力データＤを変化させる場合のタイミング図
である。この場合、クロック信号CLKとストローブ信号
Ｓの双方が高電位の期間中に、入力データＤを変化させ
ると、その入力データがトランスファゲート64及びイン
バータ65,63を介して直ちに出力端子６に伝播される。
そして、クロック信号CLKが立ち下がると、その理論値
を保持する。

第９図は、第７図の回路の前段と後段とに夫々ラッチ
回路を配置した例を示す図である。

Ｄラッチ回路70は、第７図に示したものと同様であ
り、トランスファゲート71,76、インバータ72,73,75及
びNAND74は、夫々トランスファゲート64,67、インバー
タ65,63,66及びNANDゲート62に相当している。

データ入力端子１とＤラッチ回路70のデータ入力端と
の間には、ラッチ回路51が接続されている。このラッチ
回路51は、縦続接続されたインバータ53,55と、それら
の間に介挿され、クロック信号CLK1,−CLK1によって導
通制御されるダイナミック保持機能を備えたトランスフ
ァゲート54とにより構成されている。

また、Ｄラッチ回路70の出力端と出力端子６との間に
は、ラッチ回路52が接続されている。このラッチ回路52
は、縦続接続されたインバータ56,58と、それらの間に
介挿され、クロック信号CLK1,−CLK1によって導通制御
されるダイナミック保持機能を備えたトランスファゲー
ト57とにより構成されている。

第10図は、この回路の動作を示すタイミング図であ
る。

この回路は、第10図（ａ）に示すように、立上がり及
び立ち下がりのタイミングが互いに重ならない２相のク
ロック信号CLK1,CLK2によって動作をする。

先ず、クロック信号CLK1が立上がると、ラッチ回路51
のトランスファゲート54が導通状態となるので、データ
入力端子１に入力された入力データＤがＡ点に伝播され
る。次に、ストローブ信号Ｓが立上がった後、クロック
信号CLK2が立上がると、Ｄラッチ回路70にＡ点のデータ
がラッチされ、これがＢ点に出力される。そして、続く
クロック信号CLK1の立上がりでトランスファゲート57が
導通するので、Ｂ点のデータがラッチ回路52を介してラ
ッチ出力データＱとして出力端子６から出力される。

［発明が解決しようとする課題］しかしながら、上述した従来のＤラッチ回路では、次
のような問題点があった。

即ち、第７図の回路では、ストローブ信号Ｓのアクテ
ィブ期間にクロック信号CLKが立上がると、NANDゲート6
2、インバータ66、トランスファゲート64及びインバー
タ65,63の各出力状態が順次変化した後にラッチ出力デ
ータＱが変化する。つまり、クロック信号の入力後、５
段のゲートを信号が伝播してからラッチ出力が変化する
ので、クロック信号CLKが立上がってからラッチ出力デ
ータが変化するまでの時間が長く、これが動作速度の向
上を妨げるという問題点がある。

また、第９図の回路では、クロック信号CLK2が立下が
ってから、トランスファゲート71が遮断状態になるまで
に、NANDゲート74及びインバータ75によるゲート２段分
の遅延時間が発生する。一方、クロック信号CLK1の立上
がりから入力データＤがＡ点に伝播されるまでには、イ
ンバータ55によるゲート１段分の遅延しか発生しない。
このため、クロック信号CLK2が立下がってからクロック
信号CLK1が立上がるまでの時間がゲート１段分の遅延時
間よりも短いとＤラッチ回路70で誤ったデータをラッチ
してしまう。このため、クロック信号CLK1,2が共に低電
位である期間をあまり短くすることができず、動作速度
を向上させることができないという問題点がある。

本発明はかかる問題点に鑑みてなされたものであっ
て、動作速度を大幅に向上させることができるＤラッチ
回路を提供することを目的とする。

［課題を解決するための手段］本発明に係わるＤラッチ回路、１又は複数の入力デー
タを選択制御信号によって選択して出力すると共にラッ
チ出力データが帰還入力されたマルチプレクサと、この
マルチプレクサの出力をクロック信号に従ってダイナミ
ックに保持すると共に前記ラッチ出力データとして出力
するダイナミック保持回路とを有するＤラッチ回路にお
いて、前記マルチプレクサは、データ入力端子とマルチ
プレクサの出力端との間に縦続接続された第１のトラン
スファゲート及び第１のインバータと、前記ラッチ出力
データが入力された出力が前記第１のインバータの入力
端に入力される第２のトランスファゲートとを有し、前
記第１及び第２のトランスファゲートは選択制御信号及
びその反転信号により導通を択一的に選択制御されるも
のであり、前記ダイナミック保持回路は、前記マルチプ
レクサの出力端と出力端子との間に縦続接続された第３
のトランスファゲート及び第２のインバータを有し、前
記第３のトランスファゲートは、前記クロック信号及び
その反転信号により導通をタイミング制御されて前記マ
ルチプレクサの出力をタイミングをとって転送するダイ
ナミック保持機能を有するものであり、前記第２のイン
バータは、前記第３のトランスファゲートの出力を反転
させて前記ラッチ出力データとして出力するものである
ことを特徴とする。

［作用］本発明においては、ストローブ信号のみによってマル
チプレクサが入力データを選択し、その出力側に設けら
れたダイナミック保持回路でデータが保持される。この
保持動作は、クロック信号が出力端子直近の上記ダイナ
ミック保持回路に供給されることによりなされるので、
クロック信号の出力からラッチ出力データの変化までに
介在するゲート数を削減することができ、ラッチ出力ま
での遅延時間を減少することができる。

また、本発明では、ダイナミック保持回路での保持動
作がクロック信号の入力後、直ちに行なわれるから、本
発明のＤラッチ回路の前段及び後段に他のＤラッチ回路
を配置した場合においても、２相クロックが共に低電位
となる期間を十分に短くすることができる。

従って、本発明によれば、回路の動作速度を大幅に向
上させることができる。

［実施例］以下、添付の図面を参照して本発明の実施例について
説明する。

第１図は、本発明の第１の実施例に係るＤラッチ回路
を示すブロック図である。

このＤラッチ回路は、データ入力端子１から入力され
る入力データＤをストローブ入力端子２から入力される
ストローブ信号Ｓによって選択するマルチプレクサ３
と、このマルチプレクサ３の出力をクロック入力端子５
から入力されるクロック信号CLKに従って保持するダイ
ナミック保持回路４とにより構成されている。ダイナミ
ック保持回路４の出力は、ラッチ出力データＱとして出
力端子６から出力されると共に、マルチプレクサ３に帰
還されている。

第２図は、第１図に示したＤラッチ回路の更に詳細な
構成を示す回路図である。

マルチプレクサ３は、次のように構成されている。即
ち、データ入力端子１とマルチプレクサ３の出力端との
間には、トランスファゲート11とインバータ12とが縦続
接続されている。また、ラッチ出力データＱは、トラン
スファゲート14を介してインバータ12の入力端にワイヤ
ードオアされている。これらのトランスファゲート11,1
4は、ストローブ入力端子２から入力されるストローブ
信号Ｓと、これをインバータ13により反転させた信号と
によって択一的に導通制御されるようになっている。

ダイナミック保持回路４は、マルチプレクサ３の出力
端と出力端子６との間に縦続接続されたトランスファゲ
ート15とインバータ16とにより構成されている。トラン
スファゲート15はダイナミック保持機能を有するもの
で、クロック入力端子5a及びクロック反転入力端子5bか
ら夫々入力されるクロック信号CLK（正相），−CLK（逆
相）によって導通制御される。なお、クロック信号CLK
は、その低電位の時間がダイナミック保持の電荷の放電
に要する最小時間よりも短くなるように設定されてい
る。

ここでは、入力データＤ、ストローブ信号Ｓ及びクロ
ック信号CLKが第８図（ａ）と同様のタイミングで入力
された場合について説明する。ストローブ信号Ｓが立上
がると、マルチプレクサ３のトランスファゲート11が導
通するので、マルチプレクサ３の選択動作が行なわれ、
入力データＤがインバータ12の入力端に転送され、その
反転出力がインバータ12から出力される。

続いて、クロック信号CLK,−CLKが夫々高電位及び低
電位になると、ダイナミック保持回路４のトランスファ
ゲート15が導通するので、インバータ16を介して出力端
子６にラッチ出力データＱが出力される。

次に、クロック信号CLK,−CLKが夫々低電位及び高電
位になると、トランスファゲート15が非導通状態になる
が、トランスファゲート15によるダイナミック保持動作
によって、その出力レベルは保持される。

更に、ストローブ信号Ｓが立下がると、トランスファ
ゲート11が非導通状態になると共に、トランスファゲー
ト14が導通状態となるので、ダイナミック保持回路４に
保持されたラッチ入力データＱは、トランスファゲート
14を介してインバータ12の入力端に帰還入力される。こ
れにより、ストローブ信号Ｓの低電位期間では、出力デ
ータＤに拘らず、ラッチ出力データＱが保持されること
になる。

この回路によれば、クロック信号CLKが立上がってか
らラッチ出力データＱが変化するまでに介在するゲート
数はトランスファゲート15とインバータ16の２段だけで
あるから、ゲート２段分の遅延時間が生ずるのみであ
る。このため、従来に比べて、クロック信号CLKの立上
がりからラッチ出力データＱが変化するまでの応答時間
を2/5に削減することができる。

第３図は、本発明の第２の実施例に係るＤラッチ回路
の回路図である。

この実施例は、先の実施例におけるマルチプレクサ３
のトランスファゲート11,14の代わりに、クロックドイ
ンバータ23,24を使用してマルチプレクサ21を構成し、
同じくダイナミック保持回路４のトランスファゲート15
の代わりに、ダイナミック保持機能を有するクロックド
インバータ25を使用してダイナミック保持回路22を構成
した例であり、その他の構成は第２図の回路と同様であ
る。

この回路においても、先の実施例の回路と同様、クロ
ック信号CLKの立上がり時の応答時間をゲート２段分の
遅延時間に短縮することができる。

第４図は、本発明の第３の実施例に係るＤラッチ回路
の回路図である。

この実施例は、複数の入力データを選択的にラッチす
るＤラッチ回路に本発明を適用した例である。即ち、マ
ルチプレクサ31には、データ入力端子1a,1b,1cを夫々介
して入力データD0,D1,D2が入力されている。これらの入
力データD0〜D2は、夫々トランスファゲート33a,33b,33
cを介してインバータ12の入力端に供給されている。

一方、ストローブ入力端子2b,2aから夫々入力される
ストローブ信号S0,S1は、マルチプレクサ制御回路32に
与えられている。マルチプレクサ制御回路32は、ストロ
ーブ信号S1,S0を夫々反転させるインバータ36a,36bと、
これらインバータ36a,36bの出力とストローブ信号S1,S0
のうちの全ての２つの組合せを入力する４つのNANDゲー
ト37a,37b,37c,37dとによるデコーダ回路からなるもの
である。

このマルチプレクサ制御回路32のNANDゲート37a,37b,
37c,37dの各出力は、直接及びインバータ35,34a,34b,34
cを夫々介してマルチプレクサ31のトランスファゲート1
4,33a,3b,33cに供給され、これらの導通状態を択一的に
制御するようになっている。

その他の構成は第２図の回路と同様である。

このＤラッチ回路の真理値表を下記第１表に示す。な
お、ここで、Ｈは高電位、Ｌは低電位、−は低電位又は
高電位を示している。また、ストローブ信号S0,S1及び
入力データD0〜D2は、第８図に示したストローブ信号Ｓ
及び入力データＤと同じタイミングで入力されるものと
なっている。

この回路によれば、ストローブ信号S0,S1が共に低電
位である場合には、トランスファゲート14が導通、トラ
ンスファゲート33a〜33cが非導通となって、前値保持の
状態となっている。ストローブ信号S0,S1が共に低電位
でない場合には、その２進コードに対応してトランスフ
ァゲート33a,33b,33cの何れか一つが導通、トランスフ
ァゲート14が非導通となるので、入力データD0〜D2のう
ちの一つが選択されてインバータ12の入力端に転送され
ることになる。そして、クロック信号CLKが立上がるこ
とにより、ダイナミック保持回路４にデータが保持され
る。

第５図は、本発明の第４の実施例に係るＤラッチ回路
の回路図である。

この実施例では、マルチプレクサ41がトランスファゲ
ートではなくAND−NOR複合ゲート42によって構成されて
いる。即ち、データ入力端子１を介して入力される入力
データＤは、AND−NOR複合ゲート42の一つの入力端に入
力されている。また、ストローブ入力端子２から入力さ
れるストローブ信号Ｓは、AND−NOR複合ゲート42の他の
入力端に入力されると共に、インバータ43を介してAND
−NOR複合ゲート42の更に他の入力端に入力されてい
る。そして、AND−NOR複合ゲート42の更に他の入力端に
は、出力側からラッチ出力データＱが帰還入力されてい
る。そして、このAND−NOR複合ゲート42の出力がマルチ
プレクサ41の出力としてダイナミック保持回路４に与え
られている。他の構成については第２図の回路と同様で
ある。

この回路においても、ストローブ信号Ｓが高電位のと
きは、入力データＤがAND−NOR複合ゲート42によって選
択され、ストローブ信号Ｓが低電位のときは、帰還入力
されたラッチ出力データＱがAND−NOR複合ゲート42によ
って選択される。

また、ダイナミック保持回路４の動作は、前述した動
作と同様である。

第６図は、第２図に示したＤラッチ回路の前段と後段
とに夫々ラッチ回路を配置した例を示す回路図である。

Ｄラッチ回路50は、第２図に示したＤラッチ回路であ
り、このＤラッチ回路50の前段及び後段に配置されたラ
ッチ回路51,52は、第９図におけるラッチ回路51,52と同
様の構成となっている。

この回路では、クロック信号CLK2が立下がると、トラ
ンスファゲート15も直ちに遮断状態となるが、クロック
信号CLK1の立上がりから入力データＤがトランスファゲ
ート15の入力端に伝播されるまでには、インバータ55,
トランスファゲート11及びインバータ12によるゲート３
段分の遅延が発生する。このため、クロック信号CLK2が
立下がってから、クロック信号CLK1が立上がるまでの期
間が０であっても、この回路が誤動作することはない。

［発明の効果］以上述べたように、本発明によれば、ストローブ信号
のみによってマルチプレクサの選択動作を行なわせ、そ
の出力段に配置したダイナミック保持回路にクロック信
号を直接供給することによりラッチ動作を行なうように
したので、クロック信号の入力からラッチ出力データが
変化するまでの遅延時間を大幅に短縮することができ、
動作速度の向上を図ることができる。

また、本発明によれば、ダイナミック保持回路での保
持動作がクロック信号の入力後、直ちに行なわれるの
で、その前段及び後段に他のラッチ回路を配置した構成
の回路に適用した場合でも、２相クロックが共に低電位
となる期間を短縮して、動作速度の向上を図ることがで
きる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るＤラッチ回路のブ
ロック図、第２図は同Ｄラッチ回路の詳細を示す回路
図、第３図は本発明の第２の実施例に係るＤラッチ回路
の回路図、第４図は本発明の第３の実施例に係るＤラッ
チ回路の回路図、第５図は本発明の第４の実施例に係る
Ｄラッチ回路の回路図、第６図は第１の実施例のＤラッ
チ回路を使用した応用回路の回路図、第７図は従来のＤ
ラッチ回路の回路図、第８図は同Ｄラッチ回路の動作を
示すタイミング図、第９図は同Ｄラッチ回路を使用した
応用回路の回路図、第10図は第９図の回路の動作を示す
タイミング図である。 1,1a,1b,1c;データ入力端子、2,2a,2b;ストローブ入力
端子、3,21,31,41,61;マルチプレクサ、4,22;ダイナミ
ック保持回路、5,5a,7a,8a,9a;クロック入力端子、5b,7
b,8b,9b;クロック反転入力端子、6;出力端子、11,14,1
5,33a〜33c,54,57,64,67,71,76;トランスファゲート、1
2,13,16,34a〜34c,35,36a,36b,43,53,55,56,58,63,65,6
6,72,73,75;インバータ、23〜25;クロックドインバー
タ、37a〜37d,62,74;NANDゲート、42;AND−NOR複合ゲー
ト、50,70;Dラッチ回路、51,52;ラッチ回路

Claims

(57)【特許請求の範囲】

【請求項１】１又は複数の入力データを選択制御信号に
よって選択して出力すると共にラッチ出力データが帰還
入力されたマルチプレクサと、このマルチプレクサの出
力をクロック信号に従ってダイナミックに保持すると共
に前記ラッチ出力データとして出力するダイナミック保
持回路とを有するＤラッチ回路において、前記マルチプ
レクサは、データ入力端子とマルチプレクサの出力端と
の間に縦続接続された第１のトランスファゲート及び第
１のインバータと、前記ラッチ出力データが入力された
出力が前記第１のインバータの入力端に入力される第２
のトランスファゲートとを有し、前記第１及び第２のト
ランスファゲートは前記選択制御信号及びその反転信号
により導通を択一的に選択制御されるものであり、前記
第１のトランスファゲートを開けるように前記選択制御
信号が変化してから前記第２のトランスファゲートを開
けるように前記クロック信号を変化させ、前記第１のト
ランスファゲートが閉じるように前記選択制御信号が変
化してから前記第２のトランスファゲートを開けるよう
に前記クロック信号が変化させられるものであり、前記
ダイナミック保持回路は、前記マルチプレクサの出力端
と出力端子との間に縦続接続された第３のトランスファ
ゲート及び第２のインバータを有し、前記第３のトラン
スファゲートは、前記クロック信号及びその反転信号に
より導通をタイミング制御されて前記マルチプレクサの
出力をタイミングをとって転送するダイナミック保持機
能を有するものであり、前記第２のインバータは、前記
第３のトランスファゲートの出力を反転させて前記ラッ
チ出力データとして出力するものであることを特徴とす
るＤラッチ回路。
【請求項２】１又は複数の入力データを選択制御信号に
よって選択して出力すると共にラッチ出力データが帰還
入力されたマルチプレクサと、このマルチプレクサの出
力をクロック信号に従ってダイナミックに保持すると共
に前記ラッチ出力データとして出力するダイナミック保
持回路とを有するＤラッチ回路において、前記マルチプ
レクサは、データ入力端子とマルチプレクサの出力端と
の間に縦続接続された第１のクロックドインバータ及び
第１のインバータと、前記ラッチ出力データが入力され
出力が前記第１のインバータの入力端に入力される第２
のクロックドインバータとを有し、前記第１及び第２の
クロックドインバータは選択制御信号及びその反転信号
により出力を択一的に選択制御されるものであり、前記
入力データが前記第１のクロックドインバータから出力
されるように前記選択制御信号が変化してから前記第２
のクロックドインバータを開けるように前記クロック信
号を変化させ、前記入力データが前記第１のクロックド
インバータから出力されないように前記選択制御信号が
変化してから前記第２のクロックドインバータを開ける
ように前記クロック信号が変化させられるものであり、
前記ダイナミック保持回路は、前記マルチプレクサの出
力端と出力端子との間に縦続接続された第３のクロック
ドインバータ及び第２のインバータを有し、前記第３の
クロックドインバータは、前記クロック信号及びその反
転信号により出力タイミングを制御されて前記マルチプ
レクサの出力をタイミングをとって反転出力するダイナ
ミック保持機能を有するものであり、前記第２のインバ
ータは、前記第３のクロックドインバータの出力を反転
させて前記ラッチ出力データとして出力するものである
ことを特徴とするＤラッチ回路。
【請求項３】前記入力データは複数であり、前記第１の
トランスファゲートは、複数の前記入力データの１つを
それぞれ個別に入力する複数のトランスファゲートから
なり、前記複数のトランスファゲートの出力が接続され
て出力を形成していることを特徴とする請求項１に記載
のＤラッチ回路。
【請求項４】１又は複数の入力データを選択制御信号に
よって選択して出力すると共にラッチ出力データが帰還
入力されたマルチプレクサと、このマルチプレクサの出
力をクロック信号に従ってダイナミックに保持すると共
に前記ラッチ出力データとして出力するダイナミック保
持回路とを有するＤラッチ回路において、前記マルチプ
レクサは、前記入力データ及び前記選択制御信号が入力
される第１のAND回路と、前記選択制御信号の反転信号
及び前記ラッチ出力データが入力される第２のAND回路
と、これらの第１及び第２のAND回路の出力が入力され
その出力がマルチプレクサの出力端に出力されるNOR回
路とから構成され、前記入力データ又は前記ラッチ出力
データを前記選択制御信号によって択一的に選択出力す
るAND−NOR複合ゲートを有し、前記ダイナミック保持回
路は、前記マルチプレクサの出力端と出力端子との間に
縦続接続されたトランスファゲート又はクロックドイン
バータ及びインバータを有し、前記トランスファゲート
又はクロックドインバータは、前記クロック信号及びそ
の反転信号により導通をタイミング制御されて前記マル
チプレクサの出力をタイミングをとって転送するダイナ
ミック保持機能を有するものであり、前記インバータ
は、前記トランスファゲート又はクロックドインバータ
の出力を反転させて前記ラッチ出力データとして出力す
るものであり、前記入力データが前記AND−NOR複合ゲー
トから出力されるように前記選択制御信号が変化してか
ら前記トランスファゲートを開けるように又は前記入力
データが前記クロックドインバータから出力されるよう
に前記クロック信号を変化させ、前記入力データが前記
AND−NOR複合ゲートから出力されないように前記選択制
御信号が変化してから前記トランスファゲートを開ける
ように又は前記入力データが前記クロックドインバータ
から出力されるように前記クロック信号が変化させられ
ることを特徴とするＤラッチ回路。