JPH0586687B2 - - Google Patents
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- Publication number
- JPH0586687B2 JPH0586687B2 JP60236005A JP23600585A JPH0586687B2 JP H0586687 B2 JPH0586687 B2 JP H0586687B2 JP 60236005 A JP60236005 A JP 60236005A JP 23600585 A JP23600585 A JP 23600585A JP H0586687 B2 JPH0586687 B2 JP H0586687B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- inverter
- transfer gate
- gate
- signal transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000008054 signal transmission Effects 0.000 claims description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000004043 responsiveness Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタ・スレーブ形フリツプフロツプ
回路、特にMOS FETを用いたマスタ・スレー
ブ形フリツプフロツプ回路に関する。
回路、特にMOS FETを用いたマスタ・スレー
ブ形フリツプフロツプ回路に関する。
第２図、第３図はそれぞれリセツト付マスタ・
スレーブ形フリツプフロツプ（以下Ｆ／Ｆ）の第
１、第２の使用例を示すＮ進カウンタの回路ブロ
ツク図で、いずれも従来から知られているもので
ある。
スレーブ形フリツプフロツプ（以下Ｆ／Ｆ）の第
１、第２の使用例を示すＮ進カウンタの回路ブロ
ツク図で、いずれも従来から知られているもので
ある。
第２図において、第１の使用例はＦ／Ｆ２１，
２２，２３，２４と多入力ゲート２５とからな
り、Ｆ／Ｆ２１，〜２４のＱ端子からの出力信号
を多入力ゲート２５でデコードして“Ｎ＋１”値
の時に多入力ゲート２５からの出力信号をＦ／Ｆ
２１，〜２４のＲ端子に帰還してこれらをリセツ
トしている。
２２，２３，２４と多入力ゲート２５とからな
り、Ｆ／Ｆ２１，〜２４のＱ端子からの出力信号
を多入力ゲート２５でデコードして“Ｎ＋１”値
の時に多入力ゲート２５からの出力信号をＦ／Ｆ
２１，〜２４のＲ端子に帰還してこれらをリセツ
トしている。
上述した従来のＦ／Ｆの第１の使用例では、多
入力ゲート２５の出力信号をＦ／Ｆ２１，〜２４
に帰還してリセツトしていたので、Ｆ／Ｆ２１，
〜２４のＱ端子出力信号に多入力ゲート２５の素
子遅延時間D1と多入力ゲート２５の出力信号が
Ｆ／Ｆ２１，〜２４のＲ端子に入力されてからそ
れらの出力がリセツトされるまでの素子遅延時間
D2とが加算された時間Ｄ＝D1＋D2の幅の微小信
号が現れる欠点がある。
入力ゲート２５の出力信号をＦ／Ｆ２１，〜２４
に帰還してリセツトしていたので、Ｆ／Ｆ２１，
〜２４のＱ端子出力信号に多入力ゲート２５の素
子遅延時間D1と多入力ゲート２５の出力信号が
Ｆ／Ｆ２１，〜２４のＲ端子に入力されてからそ
れらの出力がリセツトされるまでの素子遅延時間
D2とが加算された時間Ｄ＝D1＋D2の幅の微小信
号が現れる欠点がある。
この欠点を除くＮ進カアウンタとして、第２の
使用例が知られている。第３図において、第２の
使用例はＦ／Ｆ３１，３２，３３，３４とプログ
ラムロジツクアレー（以下PLA）３５とからな
るが、使用素子数の増大を招くのでマスクパター
ン上の面積が増大する欠点がある。
使用例が知られている。第３図において、第２の
使用例はＦ／Ｆ３１，３２，３３，３４とプログ
ラムロジツクアレー（以下PLA）３５とからな
るが、使用素子数の増大を招くのでマスクパター
ン上の面積が増大する欠点がある。
本発明のマスタ・スレーブ形フリツプフロツプ
回路は、第１のトランスフアゲート１１と、前記
第１のトランスフアゲートの第１の信号伝達端子
に接続される第１のインバータ１５と、前記第１
のインバータの出力に第１の信号伝達端子が接続
される第２のトランスフアゲート２０と、前記第
２のトランスフアゲートの第２の信号伝達端子に
接続される第２のインバータ１６と、前記第２の
インバータの出力が入力に接続されかつ前記第２
のインバータの入力が出力に接続される２入力ゲ
ート１９と、前記第２のインバータの出力に第１
の信号伝達端子が接続され前記第１のトランスフ
アゲートの前記第１の信号伝達端子に第２の信号
伝達端子が接続されかつ前記第２のトランスフア
ゲートと制御端子が共通接続される第３のトラン
スフアゲート１３とから構成されるリセツト付マ
スタラツチ１と、２段のトランスフアゲート１
２，１４と２段のインバータ１７，１８とで構成
されるスレーブラツチ２とを備える。
回路は、第１のトランスフアゲート１１と、前記
第１のトランスフアゲートの第１の信号伝達端子
に接続される第１のインバータ１５と、前記第１
のインバータの出力に第１の信号伝達端子が接続
される第２のトランスフアゲート２０と、前記第
２のトランスフアゲートの第２の信号伝達端子に
接続される第２のインバータ１６と、前記第２の
インバータの出力が入力に接続されかつ前記第２
のインバータの入力が出力に接続される２入力ゲ
ート１９と、前記第２のインバータの出力に第１
の信号伝達端子が接続され前記第１のトランスフ
アゲートの前記第１の信号伝達端子に第２の信号
伝達端子が接続されかつ前記第２のトランスフア
ゲートと制御端子が共通接続される第３のトラン
スフアゲート１３とから構成されるリセツト付マ
スタラツチ１と、２段のトランスフアゲート１
２，１４と２段のインバータ１７，１８とで構成
されるスレーブラツチ２とを備える。
次に、本発明について図面を参照して説明す
る。
る。
第１図は本発明のマスタ・スレーブ形フリツプ
フロツプ回路の一実施例を示す回路図である。
フロツプ回路の一実施例を示す回路図である。
同図において、トランスフアゲート１１，１
３，２０とインバータ１５，１６と、２入力ノア
ゲート１９でリセツト付マスタフリツプフロツプ
１を構成し、またトランスフアゲート１２，１４
と、インバータ１７，１８でスレーブフリツプフ
ロツプ２を構成しており、リセツト付マスタフリ
ツプフロツプ１、スレーブフリツプフロツプ２で
最も一般的なMOSFETリセツト付マスタ・スレ
ーブ形フリツプフロツプ回路を構成している。
３，２０とインバータ１５，１６と、２入力ノア
ゲート１９でリセツト付マスタフリツプフロツプ
１を構成し、またトランスフアゲート１２，１４
と、インバータ１７，１８でスレーブフリツプフ
ロツプ２を構成しており、リセツト付マスタフリ
ツプフロツプ１、スレーブフリツプフロツプ２で
最も一般的なMOSFETリセツト付マスタ・スレ
ーブ形フリツプフロツプ回路を構成している。
リセツト付マスタフリツプフロツプ１では、ト
ランスフアゲート１３，２０の制御端子は共通に
接続されてクロツク信号CKが入力され、インバ
ータ１６の入力と２入力ノアゲート１９の出力は
共にトランスフアゲート２０の一方の信号伝達端
子に接続され、インバータ１６の出力と２入力ノ
アゲート１９の一方の入力は共にトランスフアゲ
ート１３の一方の信号伝達端子に接続され、２入
力ノアゲート１９の他方の入力にはリセツト信号
Ｒが入力される。またトランスフアゲート１１の
制御端子および一方の信号伝達端子にはそれぞれ
クロツク信号およびデータＤが入力され、他
方の信号伝達端子はトランスフアゲート１３の他
方の信号伝達端子およびインバータ１５の入力と
接続される。さらにトランスフアゲート２０の制
御端子にはクロツク信号CKが入力され、他方の
信号伝達端子はインバータ１５の出力およびスレ
ーブフリツプフロツプ２の入力と接続される。
ランスフアゲート１３，２０の制御端子は共通に
接続されてクロツク信号CKが入力され、インバ
ータ１６の入力と２入力ノアゲート１９の出力は
共にトランスフアゲート２０の一方の信号伝達端
子に接続され、インバータ１６の出力と２入力ノ
アゲート１９の一方の入力は共にトランスフアゲ
ート１３の一方の信号伝達端子に接続され、２入
力ノアゲート１９の他方の入力にはリセツト信号
Ｒが入力される。またトランスフアゲート１１の
制御端子および一方の信号伝達端子にはそれぞれ
クロツク信号およびデータＤが入力され、他
方の信号伝達端子はトランスフアゲート１３の他
方の信号伝達端子およびインバータ１５の入力と
接続される。さらにトランスフアゲート２０の制
御端子にはクロツク信号CKが入力され、他方の
信号伝達端子はインバータ１５の出力およびスレ
ーブフリツプフロツプ２の入力と接続される。
スレーブフリツプフロツプ２では、トランスフ
アゲート１２の制御端子にはクロツク信号CKが
入力され、一方の信号伝達端子にはリセツト付マ
スタフリツプフロツプ１の出力が入力される。ま
たトランスフアゲート１４の制御端子にはクロツ
ク信号が入力され、一方の信号伝達端子はト
ランスフアゲート１２の他方の信号伝達端子およ
びインバータ１７の入力と接続され、他方の信号
伝達端子はインバータ１８の出力と接続される。
さらにインバータ１７の出力Ｑはインバータ１８
の入力と接続される。
アゲート１２の制御端子にはクロツク信号CKが
入力され、一方の信号伝達端子にはリセツト付マ
スタフリツプフロツプ１の出力が入力される。ま
たトランスフアゲート１４の制御端子にはクロツ
ク信号が入力され、一方の信号伝達端子はト
ランスフアゲート１２の他方の信号伝達端子およ
びインバータ１７の入力と接続され、他方の信号
伝達端子はインバータ１８の出力と接続される。
さらにインバータ１７の出力Ｑはインバータ１８
の入力と接続される。
一般にMOSFETのマスタ・スレーブ形フリツ
プフロツプにリセツト端子を付加する場合は、イ
ンバータ１６，１８を２入力ナンドゲート又は２
入力ノアゲートに変更し、トランスフアゲート２
０を短絡し、かつ２入力ノアゲート１９を取り除
いたものとして構成する。それをレジスタ等とし
て使用する場合はなんら問題を生じない。しかし
ながら、上述のリセツト付マスタ・スレーブ形フ
リツプフロツプを使用して第２図、第３図に示す
ようなＮ進カウンタを構成すると、前述のような
問題が生じる。
プフロツプにリセツト端子を付加する場合は、イ
ンバータ１６，１８を２入力ナンドゲート又は２
入力ノアゲートに変更し、トランスフアゲート２
０を短絡し、かつ２入力ノアゲート１９を取り除
いたものとして構成する。それをレジスタ等とし
て使用する場合はなんら問題を生じない。しかし
ながら、上述のリセツト付マスタ・スレーブ形フ
リツプフロツプを使用して第２図、第３図に示す
ようなＮ進カウンタを構成すると、前述のような
問題が生じる。
また、上述のリセツト付マスタ・スレーブ形フ
リツプフロツプをクロツク同期リセツトにする場
合は、リセツト信号Ｒをクロツク信号CKと同期
させるためのフリツプフロツプが新たに必要とな
るか、又は第１図におけるインバータ１６を２入
力ノアゲートか２入力ナンドゲートに変更し、ト
ランスフアゲート２０を短絡して２入力ノアゲー
ト１９を取り除けば得られるが、リセツト信号Ｒ
のパルス幅がクロツク信号と同等か又はそれ
以上のパルス幅でなければならないという条件が
付く。
リツプフロツプをクロツク同期リセツトにする場
合は、リセツト信号Ｒをクロツク信号CKと同期
させるためのフリツプフロツプが新たに必要とな
るか、又は第１図におけるインバータ１６を２入
力ノアゲートか２入力ナンドゲートに変更し、ト
ランスフアゲート２０を短絡して２入力ノアゲー
ト１９を取り除けば得られるが、リセツト信号Ｒ
のパルス幅がクロツク信号と同等か又はそれ
以上のパルス幅でなければならないという条件が
付く。
これに対して第１図に示すように２入力ノアゲ
ート１９とトランスフアゲート２０を挿入接続す
るとクロツク同期リセツト付マスタ・スレーブ形
フリツプフロツプが得られ、なおかつインバータ
１６と２入力ノアゲート１９でＲ−Ｓフリツプフ
ロツプを構成し、トランスフアゲート２０の制御
信号がトランスフアゲート１３の制御信号と同一
のクロツク信号CKであるため、入力リセツト信
号Ｒは入力データＤが読み込まれるまで前記Ｒ−
Ｓフリツプフロツプに保持される。従つて、本実
施例ではリセツト信号Ｒのパルス幅はクロツク信
号CKのパルス幅に無関係となるので、リセツト
動作の感応能力が向上する。
ート１９とトランスフアゲート２０を挿入接続す
るとクロツク同期リセツト付マスタ・スレーブ形
フリツプフロツプが得られ、なおかつインバータ
１６と２入力ノアゲート１９でＲ−Ｓフリツプフ
ロツプを構成し、トランスフアゲート２０の制御
信号がトランスフアゲート１３の制御信号と同一
のクロツク信号CKであるため、入力リセツト信
号Ｒは入力データＤが読み込まれるまで前記Ｒ−
Ｓフリツプフロツプに保持される。従つて、本実
施例ではリセツト信号Ｒのパルス幅はクロツク信
号CKのパルス幅に無関係となるので、リセツト
動作の感応能力が向上する。
以上説明したように本発明は、マスタフリツプ
フロツプを構成する１個のインバータと２入力ゲ
ートでＲ−Ｓフリツプフロツプを構成し、このイ
ンバータの入力側にトランスフアゲートを挿入接
続して、そのトランスフアゲートの制御信号を前
記インバータの出力側にあるトランスフアゲート
の制御信号に接続することにより、外部回路を付
加することなくクロツク同期リセツト付マスタ・
スレーブ形フリツプフロツプを得ることでき、さ
らに入力リセツト信号のパルス幅はクロツク信号
のパルス幅に無関係となるので、リセツト動作の
感応能力が向上する効果がある。
フロツプを構成する１個のインバータと２入力ゲ
ートでＲ−Ｓフリツプフロツプを構成し、このイ
ンバータの入力側にトランスフアゲートを挿入接
続して、そのトランスフアゲートの制御信号を前
記インバータの出力側にあるトランスフアゲート
の制御信号に接続することにより、外部回路を付
加することなくクロツク同期リセツト付マスタ・
スレーブ形フリツプフロツプを得ることでき、さ
らに入力リセツト信号のパルス幅はクロツク信号
のパルス幅に無関係となるので、リセツト動作の
感応能力が向上する効果がある。
第１図は本発明のマスタ・スレーブ形フリツプ
フロツプ回路の一実施例を示す回路図、第２図、
第３図はそれぞれリセツト付マスタ・スレーブ形
フリツプフロツプの第１、第２の使用例を示すＮ
進カウンタの回路ブロツク図である。 １……リセツト付マスタフリツプフロツプ、２
……スレーブフリツプフロツプ、１１，１２，１
３，１４，２０……トランスフアゲート、１５，
１６，１７，１８……インバータ、１９……２入
力ノアゲート、２１，〜２４，３１，〜３４……
マスタ・スレーブ形フリツプフロツプ（Ｆ／Ｆ）、
２５……多入力ゲート、３５……プログラムロジ
ツクアレー（PLA）。
フロツプ回路の一実施例を示す回路図、第２図、
第３図はそれぞれリセツト付マスタ・スレーブ形
フリツプフロツプの第１、第２の使用例を示すＮ
進カウンタの回路ブロツク図である。 １……リセツト付マスタフリツプフロツプ、２
……スレーブフリツプフロツプ、１１，１２，１
３，１４，２０……トランスフアゲート、１５，
１６，１７，１８……インバータ、１９……２入
力ノアゲート、２１，〜２４，３１，〜３４……
マスタ・スレーブ形フリツプフロツプ（Ｆ／Ｆ）、
２５……多入力ゲート、３５……プログラムロジ
ツクアレー（PLA）。
Claims (1)
- １ 第１のトランスフアゲート１１と、前記第１
のトランスフアゲートの第１の信号伝達端子に接
続される第１のインバータ１５と、前記第１のイ
ンバータの出力に第１の信号伝達端子が接続され
る第２のトランスフアゲート２０と、前記第２の
トランスフアゲートの第２の信号伝達端子に接続
される第２のインバータ１６と、前記第２のイン
バータの出力が入力に接続されかつ前記第２のイ
ンバータの入力が出力に接続される２入力ゲート
１９と、前記第２のインバータの出力に第１の信
号伝達端子が接続され前記第１のトランスフアゲ
ートの前記第１の信号伝達端子に第２の信号伝達
端子が接続されかつ前記第２のトランスフアゲー
トと制御端子が共通接続される第３のトランスフ
アゲート１３とから構成されるリセツト付マスタ
ラツチ１と、２段のトランスフアゲート１２，１
４と２段のインバータ１７，１８とで構成される
スレーブラツチ２とを備えることを特徴とするマ
スタ・スレーブ形フリツプフロツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60236005A JPS6295017A (ja) | 1985-10-21 | 1985-10-21 | マスタ・スレーブ形フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60236005A JPS6295017A (ja) | 1985-10-21 | 1985-10-21 | マスタ・スレーブ形フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6295017A JPS6295017A (ja) | 1987-05-01 |
| JPH0586687B2 true JPH0586687B2 (ja) | 1993-12-14 |
Family
ID=16994377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60236005A Granted JPS6295017A (ja) | 1985-10-21 | 1985-10-21 | マスタ・スレーブ形フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6295017A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4970407A (en) * | 1988-06-09 | 1990-11-13 | National Semiconductor Corporation | Asynchronously loadable D-type flip-flop |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5579524A (en) * | 1978-12-13 | 1980-06-16 | Fujitsu Ltd | Flip-flop circuit |
-
1985
- 1985-10-21 JP JP60236005A patent/JPS6295017A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5579524A (en) * | 1978-12-13 | 1980-06-16 | Fujitsu Ltd | Flip-flop circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6295017A (ja) | 1987-05-01 |
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