JPH033418B2 - - Google Patents

Info

Publication number
JPH033418B2
JPH033418B2 JP59218784A JP21878484A JPH033418B2 JP H033418 B2 JPH033418 B2 JP H033418B2 JP 59218784 A JP59218784 A JP 59218784A JP 21878484 A JP21878484 A JP 21878484A JP H033418 B2 JPH033418 B2 JP H033418B2
Authority
JP
Japan
Prior art keywords
row
logic
additional
rows
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP59218784A
Other languages
English (en)
Other versions
JPS60103829A (ja
Inventor
Efu Sumisu Kento
Emu Kaataa Tonii
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Arris Technology Inc
Original Assignee
General Instrument Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by General Instrument Corp filed Critical General Instrument Corp
Publication of JPS60103829A publication Critical patent/JPS60103829A/ja
Publication of JPH033418B2 publication Critical patent/JPH033418B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
    • H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、論理回路アレイとそのデータ処理
方法に関するもので、更に詳しくは、アレイが集
積回路として組み立てられた場合同じ方向に合わ
せられたすべての論理セルのゲートを有する動的
論理回路アレイのアレイ位相に関するものであ
り、この動的論理回路アレイ中に、ANDとORの
プレーンが共におり重ねられている。
〔従来の技術〕
従来、プログラミング可能論理回路は、半導体
チツプに関する複雑な電子回路構成を提供するた
めに用いられて来た。代表的には、プログラミン
グ可能論理アレイを構成する回路部品、例えばト
ランジスターは、種々なシグナルを伝達するため
に水平「ロウ」と垂直「カラム」を用いていて、
格子状に配列されている。かかるプログラミング
可能論理アレイの１部分は「ANDプレーン」を
構成するためロウを用いている。他の部分は
「ORプレーン」を構成するためカラムを用いて
いる。
ANDプレーンは、（ORプレーンを構成するカ
ラムから分離した）アレイ中の種々なデ−タカラ
ム上に存在するデータを検索することにより機能
する。そして、検索したデ−タカラムのすべての
状態が「真」であれば、結合ANDプレーンのロ
ウが駆動され、従つてこの結合ANDプレーンの
ロウも「真」である。かくして、AND機能は、
論理機能であり、この論理機能において、インプ
ツトシグナルが「真」である場合、及び「真」で
ある場合に限り、アウトプツトは、インプツトに
続く。
プログラミング可能論理アレイのORプレーン
は、ANDアレイの選択されたロウを検索する。
そして、検索したロウの１つまたはそれ以上が
「真」であれば、結合ORカラムは、「真」にされ
る。かくして、ORプレーンが検索するインプツ
トの１つが「真」であれば、すなわち、第１のイ
ンプツトが真であるか、「または」第２のインプ
ツトが真であるか、「または」第３のインプツト
が真であるか、等の場合、ORプレーンのアウト
プツトは「真」となる。
ANDプレーンおよびORプレーンに加えるに、
他のエレメント、例えばメモリセルは、プログラ
ミング可能論理アレイの中へ組み入れられうる。
適切な相互連結により、プログラミング可能論理
アレイのエレメントは、多くの異なる機能タスク
を実施するように設計することができ、それによ
り、考えられうるほとんどすべてのエンドユース
に専門化したデイジタルプロセツサを提供するこ
とができる。
この技術で知られているプログラミング可能論
理アレイにとつて１つの欠点は、ANDプレーン
と結合したロウが水平であること、およびORプ
レーンに結合したカラムが垂直であるので、
ANDプレーンに結合したトランジスタが、ORプ
レーンと結合したトランジスタに関連して90度で
回転するということである。このことにより、集
積回路の形態で、半導体チツプ上に無駄なスペー
スを伴わずに、プログラミング可能論理アレイを
組み立てることが困難となる。スペースを節約す
る１つの試みにおいて、ANDプレーンとORプレ
ーンが、一緒に「おり重ねられた」。それ故に、
ANDプレーンがアレイの１部分に置かれ、ORプ
レーンが他の部分に置かれるということに代つ
て、ANDおよびORプレーンの機能がアレイの１
つの領域で混り合わされる。ANDおよびORプレ
ーンが、おり重ねられている構造であつても、
ANDおよびORトランジスタは、相互に関しては
90度で回転した。
アレイトランジスタがすべて、１つの方向に合
わせたゲートを有すること、およびANDおよび
ORプレーン結合に関しては、90度回転する必要
がないという論理回路アレイ構造体を提供するこ
とは有益なことであろう。かかる構造体は、従来
のプログラミング可能論理アレイのデザインと比
較して巨大なスペースの節約を享受することとな
ろう。この発明は、かかる構造体を提供するもの
である。
〔発明が解決しようとする問題点〕
複数のANDロウRoからRn、およびANDロウ
を１つの論理レベルにプリチヤージする装置より
成る論理回路アレイを提供する。追加ロウRaが、
該追加ロウを別なロジツクレベルにプリチヤージ
する装置と共に提供される。複数のデ−タカラム
が提供され、１つのアウトプツトカラムが、
ANDロウRoに結合される。複数の論理セルは、
ANDロウRoからRn-1内で分けられる。各論理セ
ルは、１つのデ−タカラムと結合した１つのイン
プツトターミナル（入力端子）を有し；第１のア
ウトプツトターミナル（出力端子）は、論理セル
と連合しているANDロウと結合していて；第２
のアウトプツトターミナルは、アレイ中で次の連
続ANDロウに結合している。複数の論理セルも
ANDロウRnと連合している。各論理セルは、１
つのデ−タカラムと結合した１つのインプツトタ
ーミナルを有するANDロウRnと連合していて；
第１のアウトプツトターミナルは、ANDロウRn
に結合し；第２のアウトプツトターミナルは、追
加ロウRaに結合している。デ−タカラム上のシ
グナルのAND条件は、ANDロウと連合した論理
セルにより、ANDロウ上に形成され、ANDロウ
のOR条件は、アウトプツトカラム上に形成され
る。
アレイは、追加グループのANDロウに連合論
理セルを提供することにより、また、前記１つの
論理レベルに追加ANDロウをプリチヤージする
装置を提供することにより、拡大しうる。かかる
拡大アレイにおいては、各追加グループの最初の
ロウを１つのアウトプツトカラムに結合する装
置、および各追加グループの最後のロウを追加ロ
ウRaに結合する装置が提供される。メモリエレ
メントをアレイ内に散在させて、複雑な論理機能
を実施させることができる。かかるメモリエレメ
ントは、アウトプツトカラムの１つと結合した１
つのインプツト、およびデ−タカラムの駆動カラ
ムと結合した１つのアウトプツトを有することが
できる。
この発明に基づく論理回路アレイは、例えば、
NMOSまたはCMOSのようなよく知られた技術
のいずれにおいても実施可能である。望ましい実
施例において、ANDロウがチヤージされる「１
つの論理レベル」は、論理的高位であり、追加ロ
ウがプリチヤージされる「別の論理レベル」は、
アースである。操作においては、ANDロウのOR
条件は、追加ロウRaを経由して、連続ANDロウ
をアースにデスチヤージすることにより形成さ
れ、実際には、追加ロウRaの論理レベルが、ア
ウトプツトカラムが結合しているロウRoに到達
する迄、ANDロウを通して当該追加ロウRaの論
理レベルをリツプリングすることにより形成され
る。
この発明はまた、次の方法を提供するものであ
る：複数のANDロウを１つの論理レベルへプリ
チヤージする手段、追加ロウを他の論理レベルへ
プリチヤージする手段、各ANDロウに複数の論
理セルを配置し、各々それぞれのANDロウ上に、
当該ANDロウで論理セルを駆動させる複数のデ
−タカラムからデータのAND条件を形成する手
段、論理セルを通してANDロウおよび追加ロウ
を結合させる手段、および論理セルを通して連続
ANDロウへ追加ロウの論理レベルをリツプリン
グさせて、追加ロウと最も遠隔に結合された
ANDロウ上にANDロウのすべてのOR条件を形
成する手段より成る、論理アレイにおけるデータ
処理方法。この方法は、最も遠隔的に追加ロウと
結合したANDロウに結合するORカラムから
ANDロウのOR条件を読み出す手段をも包含する
ことができる。追加ロウは、アースヘプリチヤー
ジすることができ、また、ANDロウは、論理的
高位へプリチヤージすることができる。
〔望みしい実施例の詳細な説明〕
この発明を２ビツトカウンタの実施を通して説
明する。２ビツトカウンタは、まさに、この発明
に基づいて実施されうる、ほとんど無限数の種々
な回路の１つである。但し、この発明の長所およ
び作動を実証するため、簡単な２ビツトカウンタ
が、有用な例として役立つ。
２ビツトカウンタの真理値表を第１図に示す。
ＫおよびＣシグナルは、それぞれ、カウンタに対
するクリアおよびカウントインプツトである。
A1およびA0は、カウンタにおける２つのＤタイ
プのフリツプフロツプの現在の状態である。D1
およびD2は、カウンタへ次の状態のＤインプツ
トである。
デジタルシステムのデザインにおいて、真理値
表は、例えば第１図で示したように、単純化し、
論理式として表示しうる。回路の統合性にとつて
最も望ましい形態は、いわゆる「積の和（sum
of products）」形態である。この形態では、式
は、条件の「和」（sum of terms）として与えら
れ、その条件の各々は、変数、またはその補数の
簡単な「積」である。積の和の式は、「最小」の
積の和の式へ更に簡単にしうる。例えば、第１図
に示すように、わずかに異なる形態で真理値表を
作成することにより、最小式は、検閲により作成
することができる。特に、カルノー図とよぶ二次
元形形態で真理値表を再配置することは有益であ
る。第１図の真理値表のD0およびD1条件のカル
ノー図を、それぞれ、第２図および第３図に示
す。カルノー図における各スクエアは、ある特殊
な条件の結合に対応するものである。かくして、
カルノー図の各スクエアは、真理値表の１ライン
に対応するものである。第２図のカルノー図で
は、条件ＫおよびＣが垂直に積み上げられ、条件
A1およびA0は水平にあらわれている。対応する
D0条件は、カルノー図にあらわれている。D0は、
Ｉが図内にあらわれる場合は常に「真」である。
最小積の和の式は、第２図の点数で示すように、
図内の隣接する真の条件をグループ化することに
より決定される。図示したように、D0は、Ｋお
よびＣが両方共０であり、A0が１である場合、
またはＫおよびA0が０であり、Ｃが１である場
合常に真である。かくして、条件D0のための最
小積の和の式は、D0＝A0＋Ｃ0である。
同様に、条件D1のための最小積の和の式は、第
３図のカルノー図を検討することにより決定され
る。図示されたように、D1＝A1＋Ｃ1A0
＋A1 0。これらの式において、記号「＋」
は、論理的「OR」を意味する。
真理値表の最小積の和の式が決定された後、真
理値表を実施するデジタル回路が設計されうる。
第４図は、第１図の真理値表の設計を示す。この
真理値表は、先行技術タイプのプログラミング可
能論理アレイ（PLA）構造で実施される。この
先行技術を完全に理解すれば、読者は、この発明
の構造の差違、及びその実質的長所を評価するこ
とができるであろう。
第４図は、複数のロウ５０，５２，５４，５６
及び５８、および複数のデ−タカラム２４，２
６，２８，３０，３２，３４，３６および３８を
有するプログラミング可能論理アレイを示す。こ
れらのデ−タカラムは、アレイのANDプレーン
と連合している。アレイのORプレーンと連合す
るアウトプツトカラム４０および４２も提供され
る。プルアツプ抵抗１０，１２，１４，１６およ
び１８は、電圧源VDDおよびロウ５０，５２，５
４，５６および５８の間にそれぞれ結合してい
る。アレイ中のロウの各々は、AND機能を実施
する。
第４図に示したアレイは、トツプの３つのロウ
５０，５２および５４が、各々、第３図に示した
D1の最小積の和の式のAND条件の１つを実施す
るように配置されている。第４図のアレイの最後
の２つのロウ、ロウ５６および５８は各々、第２
図に示したD0の最小積の和の式のAND条件の１
つを実施する。
第４図のアレイのカラム２４は、第１図の真理
値表のＫインプツトをあらわす。Ｋインプツト
は、インバータ２０によりインバートされ、それ
が、Ｋインプツトの補数、すなわちがデ−タカ
ラム２６上にあらわれる原因である。同様に、イ
ンプツトＣがデ−タカラム２８上にあらわれ、そ
して、Ｃは、コンバータ２２の作動により、デ−
タカラム３０上にあらわれる。
Ｄタイプのフリツプフロツプ４４および４６
は、それぞれA1およびD1条件、およびA0および
D0に対応する。フリツプフロツプ４４の現在の
状態は、フリツプフロツプのアウトプツトＱおよ
び上に存在するであろう。それは、各々、A1
および1条件に等しいものである。かくして、
A1は、デ−タカラム３２によりあらわされ、そ
して1は、デ−タカラム３４によりあらわされ
る。同じ方法で、A0は、デ−タカラム３６によ
つてあらわされ、そして、0は、デ−タカラム
３８によつてあらわされる。
D1の最小積の和の式の最初の条件、A1を
実施するために、トランジスタ６０，６２、およ
び６４より成る論理セルが、アレイのロウ５０と
共に用いられる。トランジスタのインプツト電極
は、デ−タカラムに結合し、そして、トランジス
タのアウトプツト電極は、ロウ５０とアースの間
に結合する。トランジスタ６０のインプツト電極
は、デ−タカラム２６に結合し、それは、イン
プツトである。トランジスタ６２のインプツト電
極は、デ−タカラム３０に結合し、それは、イ
ンプツトである。トランジスタ６４のインプツト
電極は、デ−タカラム３２に結合し、それは、
A1条件である。かくして、アレイのロウ５０は、
AND条件A1をあらわす。
同じ方法で、ロウ５２は、AND条件Ｃ
1A0を表わし、ロウ５４は、AND条件A1 0を
あらわし、ロウ５６は、AND条件A0をあら
わし、そして、ロウ５８は、AND条件Ｃ0を
あらわす。アレイのANDプレーンにおけるトラ
ンジスタのすべてのインプツト電極が同じ方向に
合わせられていることが注目されるであろう。
２ビツトカウンタの設計を完成するために、最
小積の和の式のOR条件（「＋」と表示してある）
が提供されなければならない。D1は、３つの
AND条件のOR条件を含む。OR機能は、ロウ５
０，５２、および５４にそれぞれ接続するトラン
ジスタを包含する論理セルにより提供される。ロ
ウ５０，５２、または５４の３つのAND条件の
いずれか１つが真であれば、D1に結合するアウ
トプツトカラム４２は、真となろう。
ロウ５６および５８とそれぞれ連合するトラン
ジスタ９８および１００を包含する論理セルの作
動により、アレイのロウ５６および５８のOR条
件がアウトプツトカラム４０上に映し出される。
アウトプツトカラム４０は、フリツプフロツプ４
６のD0インプツトと結合している。
ORトランジスタ９２，９４，９６，９８およ
び１００の各々のインプツト電極がロウに結合し
ていることに注目することは重要である。従つ
て、これらのトランジスタを包含するOR論理セ
ルは、ANDプレーンに存在するAND論理セルに
関して90度回転する。相互との関係において
ANDおよびOR論理セルを90度回転させる必要性
は、半導体チツプ上のスペースを無駄にすること
なく、集積回路の形態で、プログラミング可能論
理アレイを組み立てることを難かしくする。この
発明は、この実際の不利益を克服するものであ
る。
同じく２ビツトカウンタを使用し、これをこの
発明によつて構成した実施例を第５図に示す。図
示のとおり、この構造における論理セル・トラン
ジスタ２６０〜２９０のすべての入力電極は、い
ずれかのカラムに接続され、従つて、トランジス
タはすべて、その制御電極の方向が同一となるよ
うに水平方向に配列されている。第４図で示した
先行技術タイプのプログラミング可能論理アレイ
におけるようなトランジスタの90度回転はない。
一般に水平方向に上から順次にRoからRnまで
の複数個のANDロウが形成され、特に第５図の
実施例においては、２５０，２５２，２５４，２
５６および２５８がANDロウであり、これらは
第４図のANDロウ５０，５２，５４，５６およ
び５８に対応するものであり、さらに追加ロウ
Raが付加されている。第５図に示した構造は、
追加ロウRaを含む。第５図に示したANDロウ
は、クロツク信号φ1で刻時されるＰタイプのト
ランジスタ２１０，２１２，２１４，２１６およ
び２１８により、１つの論理レベルVDDにプリチ
ヤージされる。追加ロウRaは、ｎタイプのトラ
ンジスタ２２０によりアースにプリチヤージさ
れ、クロツク信号φ1により刻時される。
Ｋおよびインプツトは、それぞれ、カラム２
２４および２２６上にあらわれる。Ｃおよびイ
ンプツトは、それぞれ、カラム２２８および２３
０にあらわれる。ダイナミツク・シフトレジスタ
であるメモリエレメント２４４は、その入力側
は、一方の出力カラム２４２に接続され、この２
４４の出力側は、デ−タカラムの一つの２３２に
結合され、このデ−タカラム２３２を駆動する。
このカラム２３２はA1出力であり、その反転出
力1は、デ−タカラム２３４上に現われる。同
様に、他方のメモリエレメント２４６は、他方の
出力カラム２４０に結合された入力と、他方のデ
−タカラム２３６を駆動するように結合された出
力とを備える。
前記のとおり、カラム２２４，２２６，２２
８，２３０；および２３６，２３８；２３２，２
３４はいずれもデ−タカラムである。
つぎに前記各ANDロウの間には、各列毎に複
数個の論理セル（トランジスタ）が接続され、そ
の入力端子は、デ−タカラムのいずれか１つに接
続されている。但し、それら各々の第２端子の接
続により２群に区別することができる。即ち第１
群は、ANDロウRoからRo-1の間にある論理セル
で、即ちANDロウ２５０と２５２の間にある３
個と、ロウ２５２と２５４の間にある４個と、ロ
ウ２５６と２５８との間にある３個であつて、い
ずれも追加ロウRaに接続されていない。
つぎに第２群の論理セルは、追加ロウRaのす
ぐ上方の３個、即ち２７４〜２７８と、下方の３
個即ち、２８０，２８２，２８４の３個の論理セ
ルであり、いずれもその一方の出力端子が、追加
ロウRaに接続されている点において前記第１群
のセルとは相異する。
メモリエレメント２４６もダイナミツク・シフ
トレジスタであり、デ−タカラム２３６上にその
A0アウトプツトを有し、およびデ−タカラム２
３８上にそのｏアウトプツトを有する。アウト
プツトDoは、出力カラム２４０上にあらわれ、
それは、接続点２９８でアレイの第１のロウ２５
８に直接に接続されている。また最後のロウ２５
６は、論理セル２８０，２８２，２８４により、
追加ロウRaに結合されている。同様に、アウト
プツトD1は、出力カラム２４２上にあらわれ、
それは、コンタクト２９２でロウ２５０に直接接
続している。
操作において、第５図に示す２ビツトカウン
タ・アレイのロウの各々が電圧VDDにプリチヤー
ジされる。このとき、第６図に示すようにφ1は、
タイムt1で低くなる。同時に、φ1は、データをト
ランジスタ２１５，２１７によりメモリエレメン
ト２４４を通して送り；トランジスタ２１９，２
２１によりメモリエレメントを通して送り；トラ
ンジスタ２２３，２２９によりデ−タカラム２２
８，２３０に送り；そしてトランジスタ２２７，
２２９によりデ−タカラム２２４，２２６に送る
ことを可能にする。タイムt1の間では、２つのク
ロツク信号φ1およびφ2は低い。
タイム周期t2では、クロツク信号φ1は高くな
り、これにより、トランジスタ２２０が、追加ロ
ウRaをアースにプリチヤージすることを可能に
なる。これにより、ANDロウ２５０，２５２、
および２５４のOR条件が本質的にロウ２５０に
転送されることが可能になるであろう。また、タ
イムt2の間では、ANDロウ２５６および２５８
のOR条件が、ロウ２５８に転送されるであろ
う。タイムt3で、クロツク信号φ2が高くなり、従
つて、データが、それぞれ、デ−タカラム２１
１，２１３、および２０７，２０９を経由して、
出力カラム２４２および２４０からメモリエレメ
ント２４４および２４６へ読み出される。かくし
て、タイム周期t3では、ANDロウのOR条件は、
メモリエレメントへ転送されるであろう。φ1が
高く、φ2が低いタイム周期t4により、ANDロウ
の次のプリチヤージ・サイクルを始める前に、メ
モリエレメントへのデータの転送が終る。
この発明の構造は、実際には、ANDロウと連
合した論理セルを通して、論理レベルの追加ロウ
Raを選択的にリツプリングすることにより作動
する。デ−タカラム上の真信号は、そのデ−タカ
ラムに接続する論理セルが導電するのを防ぐであ
ろう。かくして、AND条件のいずれかが満たさ
れれば、追加ロウRaからの論理レベルが、適用
ANDロウを越えて次の連続ANDロウにリツプリ
ングすることを防ぐであろう。そして、追加ロウ
Raに最も遠隔的に結合したANDロウは、なおプ
リチヤージされていて、従つて、それに結合した
アウトプツトカラムは依然として高いであろう。
この発明の作動をより明確に説明するために、
この発明に基ずく簡単な論理回路を第７図に示
す。第８図は、第７図の回路の論理ダイヤグラム
を示す。特に、この回路は、２つのNANDゲー
ト３２８および３３０の論理OR（ORゲート３３
２を通る）を提供する。代数条件では、この回路
のアウトプツトは、＋であらわされる。
第７図のアレイは、Roで示すANDロウ３２
２，およびRnで示すANDロウ３２４を含む。
Raで示す追加ロウ３２６も提供される。デ−タ
カラム３１６，３１８、および３２０は、インプ
ツト信号Ａ，Ｂ、およびＣをそれぞれ運ぶ。
ANDロウRoおよびRnは、それぞれ、トラン
ジスタ３００および３０２を通して、１つの論理
レベルVDDにプリチヤージされる。クロツク信号
φ1が低くなつたとき、プリチヤージンクが生ず
る。クロツク信号φ1が高くなつたとき、追加ロ
ウRaが、別の論理レベルにプリチヤージされる。
それは、示した例では、アースである。信号Ａお
よびＢまたは信号ＢおよびＣのいずれかの論理レ
ベルが低い場合、追加ロウRaからのアース論理
レベルがANDロウRoにリツプリングすることの
できる通路がないであろう。かくして、ロウRo
は、電圧レベルVDDにとどまるであろう。そし
て、３１４でロウRoと接続したORアウトプツト
カラム３２８は、高くなるであろう。
他方、論理式＋が満たされない場合、
トランジスタ３０６，３０８，３１０および３１
２により形成された論理セルの結合により１つの
通路が存在し、それは、追加ロウRaの地電位を
回路からロウRoにリツプリングするであろう。
例えば、信号Ｂが高い場合、トランジスタ３０８
および３１０が開となり、これにより、追加ロウ
RaがANDロウRoと接続するであろう。信号Ａ
およびＣの両方が高い場合、追加ロウRaは、両
方開となるトランジスタ３０６および３１２を経
由してANDロウRoに接続するであろう。
〔発明の効果〕
この発明は、動的でコンパクトな論理回路アレ
イを提供するものであり、この場合、論理セルト
ランジスタのすべてが同じ方向に合わせられてい
ることが、理解されるであろう。このことは、追
加ロウと共に複数のANDロウを提供することに
より達成される。ANDロウは、ある論理レベル
にプリチヤージされ、追加ロウは、別の論理レベ
ルにプリチヤージされる。あらかじめ定められた
論理条件が満たされない場合、デ−タカラムから
データを読み取る論理セルは、追加ロウを最初の
ANDロウに接続する通路を提供し、これにより、
追加ロウの論理レベルを最初のANDロウへリツ
プリングするであろう。ANDロウのOR条件が、
最初のANDロウに接続したアウトプツトカラム
上に形成される。
この発明に基づいて作られた複合論理回路アレ
イにおいて、追加ANDロウを１つの論理レベル
へプリチヤージする手段により、連合論理セルを
伴う追加グループのANDロウを提供しうる。別
の論理レベルへプリチヤージされる追加ロウの１
つまたはそれ以上が提供され、従つて、各グルー
プにおいて最初のANDロウに接続するアウトプ
ツトカラムへ追加ロウまたは追加の複数ロウの論
理レベルをリツプリングすることにより、各グル
ープのANDロウのOR条件が形成されうるであろ
う。
関数のAND／OR積（AND／ORproducts of
afunction）を実施するに必要とされるもの以外
の複合セルを提供し、任意の位置でアレイ中へ挿
入することが可能である。これらの中には、フリ
ツプフロツプ、インバータ、負荷、ロウおよびカ
ラム接続、パストランジスタ、等が含まれる。
AND／ORセルは、単位サイズで、１ロウの高さ
で、１カラムの幅（one row high and one
column wide）であるが、複合セルは、多数の
ロウとカラムより成る。アレイのカラムおよびロ
ウは、希望するどんな数のセグメントにも分ける
ことができ、かくして、設計上大きな柔軟性が与
えられている。
第５図および第７図に示したこの発明の実施に
は、動的CMOSが含まれる。
当業者にとつては、例えば、NMOSのような
他の技術もこの発明に基づくアレイの実施に利用
し得ることを評価するであろう。
【図面の簡単な説明】
第１図は、２ビツトカウンタの真理値表、第２
図は、第１図の真理値表のDo条件（term）のカ
ルノー図、第３図は、第１図の真理値表のD1条
件のカルノー図、第４図は、第１図の真理値表を
実施する既存のプログラミング可能論理アレイの
配線説明図、第５図は、この発明に基づいて第１
図の真理値表を実施した配線説明図、第６図は、
第５図で示した実施に用いた２個の時計のタイミ
ング説明図、第７図は、この発明に基づく論理回
路アレイの簡単な説明図、第８図は、第７図のア
レイの論理説明図である。

Claims (1)

  1. 【特許請求の範囲】 １ RoからRnまでの複数個のANDロウと、前
    記ANDロウを一つの論理レベルにプリチヤージ
    するための手段と； 追加ロウRaと； 前記追加ロウを別の論理レベルにプリチヤージす
    るための手段と； 複数個のデータカラムと、 前記ANDロウ中のRoからRo-1までのそれぞれの
    ロウ内に分割された複数個の論理セルを備え、こ
    れら各論理セルは前記データカラムのいずれかに
    結合された入力端子と、各論理セルが所属する
    ANDロウに接続された第１出力端子と、アレイ
    中の次に続くANDロウに接続された第２出力端
    子を有し；更に 前記ANDロウRnに所属する複数個の論理セル
    を備え、ANDロウRnに所属するこれらの各論理
    セルは、前記データカラムのいずれかに結合され
    た入力端子と、ANDロウRnに接続された第１の
    出力端子と、前記追加ロウに接続された第２の出
    力端子とを有し；更に ANDロウRoに結合された出力カラムを備え、 前記各デ−タカラム上に各信号のAND状態は
    各ANDロウに所属する論理セルによつて各AND
    ロウ上に形成されると共に、各ANDロウのOR状
    態が出力カラム上に形成されてある論理回路アレ
    イ。 ２ 関連論理セルを備えたANDロウの追加グル
    ープと； 前記追加ANDロウを前記１つの論理レベルに
    プリチヤージするための手段と； 各追加グループの第１ロウを出力カラムに結合
    するための接続点と；更に 各追加グループの最後のロウまでを前記追加ロ
    ウRaに結合するための１個または複数個の論理
    セルとを備えた特許請求の範囲第１項記載の論理
    回路アレイ。 ３ 前記出力カラムの１つに結合された入力と、
    前記デ−タカラムの一つを駆動するために結合さ
    れた出力とを有する少なくとも一つのメモリエレ
    メントを備えた特許請求の範囲第２項記載の論理
    回路アレイ。 ４ 前記出力カラムに結合した入力と前記デ−タ
    カラムの一つを駆動するために結合した出力を有
    するメモリエレメントを備えた特許請求の範囲第
    １項記載の論理回路アレイ。 ５ 前記ANDロウをプリチヤージするための手
    段は最初のクロツクパルスに応答して最初の期間
    に作動し、且つ前記追加ロウをプリチヤージする
    ための前記手段は最初の期間後第２の期間に作動
    する特許請求の範囲第１項記載の論理回路アレ
    イ。 ６ 前記ANDロウは、論理高位にプリチヤージ
    され且つ前記追加ロウはアースにプリチヤージさ
    れてなる特許請求の範囲第１項記載の論理回路ア
    レイ。 ７ 複数個の論理セルによつて相互に連結された
    複数個のANDロウ、追加ロウおよびデ−タカラ
    ムと出力カラムとを含む複数個のカラムとから成
    る論理アレイのデータを処理するための方法にお
    いて、 複数個のANDロウを一つの論理レベルにプリ
    チヤージする段階と； 追加ロウを前記と異なる論理レベルにプリチヤ
    ージする段階と； 各々のANDロウ内に複数個の論理セルを配設
    し、ANDロウ内の論理セルを駆動する複数個の
    デ−タカラムからのデータのAND状態をそれぞ
    れのANDロウ上に形成する段階と； 前記論理セルを介し前記各ANDロウと前記追
    加ロウを相互に結合する段階と；更に 前記論理セルを介して前記追加ロウの論理レベ
    ルを順次にANDロウにリツプルし前記追加ロウ
    に最も遠隔的に結合したANDロウ上に全ての
    ANDロウのOR状態を形成する段階とから成る論
    理回路アレイのデータ処理方法。 ８ 前記追加ロウに最も遠隔的に結合している
    ANDロウに結合した出力カラムからANDロウの
    状態を読み取る段階を備えてなる特許請求の範囲
    第７項記載の論理回路のアレイのデータ処理方
    法。 ９ 前記追加ロウはアースにプリチヤージされ且
    つ前記ANDロウは論理高位にプリチヤージされ
    てなる特許請求の範囲第７項記載の論理回路アレ
    イのデータ処理方法。
JP59218784A 1983-10-20 1984-10-19 論理回路アレイとそのデータ処理方法 Granted JPS60103829A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/543,956 US4583012A (en) 1983-10-20 1983-10-20 Logical circuit array
US543956 1995-10-17

Publications (2)

Publication Number Publication Date
JPS60103829A JPS60103829A (ja) 1985-06-08
JPH033418B2 true JPH033418B2 (ja) 1991-01-18

Family

ID=24170217

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59218784A Granted JPS60103829A (ja) 1983-10-20 1984-10-19 論理回路アレイとそのデータ処理方法

Country Status (4)

Country Link
US (1) US4583012A (ja)
EP (1) EP0144635B1 (ja)
JP (1) JPS60103829A (ja)
DE (1) DE3482535D1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0787032B2 (ja) * 1985-07-08 1995-09-20 日本電気アイシ−マイコンシステム株式会社 半導体記憶装置
FR2587516B1 (fr) * 1985-09-13 1987-11-20 Eurotechnique Sa Sequenceur d'instructions pour microprocesseur a architecture en reseau
JPS62104316A (ja) * 1985-10-31 1987-05-14 Nec Corp 一致判定回路
US4697105A (en) * 1986-07-23 1987-09-29 American Telephone And Telegraph Company, At&T Bell Laboratories CMOS programmable logic array
US4730130A (en) * 1987-01-05 1988-03-08 Motorola, Inc. Writable array logic
JP4854056B2 (ja) * 1999-10-01 2012-01-11 バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド 冷却装置及びクランピング装置
US8438522B1 (en) 2008-09-24 2013-05-07 Iowa State University Research Foundation, Inc. Logic element architecture for generic logic chains in programmable devices
US8661394B1 (en) 2008-09-24 2014-02-25 Iowa State University Research Foundation, Inc. Depth-optimal mapping of logic chains in reconfigurable fabrics

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4207616A (en) * 1978-11-29 1980-06-10 Teletype Corporation Logic array having improved speed characteristics
US4208728A (en) * 1978-12-21 1980-06-17 Bell Telephone Laboratories, Incorporated Programable logic array
JPS5897922A (ja) * 1981-12-07 1983-06-10 Toshiba Corp 論理積和回路
US4506341A (en) * 1982-06-10 1985-03-19 International Business Machines Corporation Interlaced programmable logic array having shared elements
US4409499A (en) * 1982-06-14 1983-10-11 Standard Microsystems Corporation High-speed merged plane logic function array
GB2131242A (en) * 1982-11-10 1984-06-13 Philips Electronic Associated Logic circuit array

Also Published As

Publication number Publication date
DE3482535D1 (de) 1990-07-19
US4583012A (en) 1986-04-15
EP0144635B1 (en) 1990-06-13
EP0144635A1 (en) 1985-06-19
JPS60103829A (ja) 1985-06-08

Similar Documents

Publication Publication Date Title
US4442508A (en) Storage cells for use in two conductor data column storage logic arrays
US4037089A (en) Integrated programmable logic array
US4032894A (en) Logic array with enhanced flexibility
US4645944A (en) MOS register for selecting among various data inputs
JPS61224520A (ja) 構成を変更可能な論理要素
US4506341A (en) Interlaced programmable logic array having shared elements
US4369500A (en) High speed NXM bit digital, repeated addition type multiplying circuit
JPH09261040A (ja) プログラム可能論理装置
JPS6340412A (ja) 有限状態機械回路
JPH03231515A (ja) プログラマブル論理装置
JPH0680729B2 (ja) Ａｎｄ面とｏｒ面の混在型プログラム可能な論理機能アレイ
GB1573662A (en) Digital logic circuit
US4160173A (en) Logic circuit with two pairs of cross-coupled nand/nor gates
JPH033418B2 (ja)
JPS6039921A (ja) プログラマブル論理アレー
US5465055A (en) RAM-logic tile for field programmable gate arrays
US4387294A (en) Shift register-latch circuit driven by clocks with half cycle phase deviation and usable with a serial alu
US4856034A (en) Semiconductor integrated circuit
US20170272065A1 (en) Programmable neuromorphic device
JPH0734318B2 (ja) 直列ダイナミック・メモリ・シフトレジスタ
US5452255A (en) Semiconductor memory device
US4621370A (en) Binary synchronous count and clear bit-slice module
GB2149989A (en) Data storage cell
JPS58145225A (ja) クロツク回路
JPH0234494B2 (ja) Tasomyakuryudengennyorujosefusonronrikairo