JPH0680729B2 - Ａｎｄ面とｏｒ面の混在型プログラム可能な論理機能アレイ - Google Patents
Ａｎｄ面とｏｒ面の混在型プログラム可能な論理機能アレイInfo
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- JPH0680729B2 JPH0680729B2 JP58078862A JP7886283A JPH0680729B2 JP H0680729 B2 JPH0680729 B2 JP H0680729B2 JP 58078862 A JP58078862 A JP 58078862A JP 7886283 A JP7886283 A JP 7886283A JP H0680729 B2 JPH0680729 B2 JP H0680729B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
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Description
【発明の詳細な説明】 本発明は論理回路にかかわり、更に特定するに、本発明
はプログラム可能な論理アレイにかかわる。
はプログラム可能な論理アレイにかかわる。
プログラム可能な論理アレイは予め決められた組合わせ
の論理機能を履行するためのメモリーの一般的機能をも
つ回路である。従来におけるプログラム可能なMOS論理
アレイは、予め決められたすなわち前もってプログラム
された論理機能を履行するために、横列および縦列にお
いて配列されたアレイラインの交差部に選択的に形成さ
れたMOSスイッチングデバイスのアレイから成ってい
る。
の論理機能を履行するためのメモリーの一般的機能をも
つ回路である。従来におけるプログラム可能なMOS論理
アレイは、予め決められたすなわち前もってプログラム
された論理機能を履行するために、横列および縦列にお
いて配列されたアレイラインの交差部に選択的に形成さ
れたMOSスイッチングデバイスのアレイから成ってい
る。
従来におけるプログラム可能な論理アレイは、“AND"面
および“OR"面としての２つの物理的に分離した別個な
領域すなわち“面”から成り、そこにおいて“AND"面は
そのアレイに対する入力上で論理動作を実行し、そして
“OR"面は“AND"面からの出力を受けてそしてそのアレ
イに対する入力の所望の論理機能を表わしているそのア
レイの出力信号を作り出すべく、そうした信号上で第２
の論理動作を実行することになる。
および“OR"面としての２つの物理的に分離した別個な
領域すなわち“面”から成り、そこにおいて“AND"面は
そのアレイに対する入力上で論理動作を実行し、そして
“OR"面は“AND"面からの出力を受けてそしてそのアレ
イに対する入力の所望の論理機能を表わしているそのア
レイの出力信号を作り出すべく、そうした信号上で第２
の論理動作を実行することになる。
従来のプログラム可能な論理アレイの“AND"および“O
R"面において履行される論理動作は、その入力および出
力ラインにそれぞれ接続され、そしてその入力および出
力ラインに直交して走りかつ“AND"面MOSデバイスの出
力を“OR"面MOSデバイスの入力に接続している積項ライ
ンによって相互接続されたMOS FETによって実行され
る。MOS回路レイアウトはANDまたはNANDゲートのいずれ
かよりはNORゲートへと容易に修正し得るために、NORゲ
ートは標準として“AND"および“OR"面の両方において
論理デバイスとして使用される。論理的等価性は、NOR
ゲートにて発生される積項がその入力のNOTのANDである
と考えられ、かつNORゲートにて発生される出力がその
入力のORのNOTであると考えられるために維持される。
R"面において履行される論理動作は、その入力および出
力ラインにそれぞれ接続され、そしてその入力および出
力ラインに直交して走りかつ“AND"面MOSデバイスの出
力を“OR"面MOSデバイスの入力に接続している積項ライ
ンによって相互接続されたMOS FETによって実行され
る。MOS回路レイアウトはANDまたはNANDゲートのいずれ
かよりはNORゲートへと容易に修正し得るために、NORゲ
ートは標準として“AND"および“OR"面の両方において
論理デバイスとして使用される。論理的等価性は、NOR
ゲートにて発生される積項がその入力のNOTのANDである
と考えられ、かつNORゲートにて発生される出力がその
入力のORのNOTであると考えられるために維持される。
この型式のプログラム可能な論理アレイは電子計算機を
形成するために、クロック作動されるメモリーすなわち
レジスタと連動して共通に採用される。この配列におい
て、そのクロック作動されるメモリーの出力はその論理
アレイの“AND"面における入力MOSデバイスに印加さ
れ、そして“OR"面デバイスの論理出力はそのメモリー
に蓄えられているデータを更新するためにそのメモリー
へと接続し戻される。この更新されたデータは、新しい
入力としてその論理アレイに印加され、このプロセスは
各クロックサイクルに対して繰り返される。
形成するために、クロック作動されるメモリーすなわち
レジスタと連動して共通に採用される。この配列におい
て、そのクロック作動されるメモリーの出力はその論理
アレイの“AND"面における入力MOSデバイスに印加さ
れ、そして“OR"面デバイスの論理出力はそのメモリー
に蓄えられているデータを更新するためにそのメモリー
へと接続し戻される。この更新されたデータは、新しい
入力としてその論理アレイに印加され、このプロセスは
各クロックサイクルに対して繰り返される。
従来の論理アレイおよびクロック作動されるメモリーの
この配列は２つの相互接続ラインの使用を必要とし、一
つはそのメモリーの出力をそのアレイの“AND"面の入力
に接続し、そして残りの一つはそのアレイの物理的に分
離された“OR"面の出力をそのメモリーの入力に接続す
るために使用される。この配列は、そのメモリーの入力
と出力をたがいに不便な位置に置くと同時に、相互接続
配線を行なうのに比較的大きなスペースを必要とする。
この後者の要件は使用されるチップの面積を増大させ、
つぎにそれが製品のコストを上昇させることになる。
この配列は２つの相互接続ラインの使用を必要とし、一
つはそのメモリーの出力をそのアレイの“AND"面の入力
に接続し、そして残りの一つはそのアレイの物理的に分
離された“OR"面の出力をそのメモリーの入力に接続す
るために使用される。この配列は、そのメモリーの入力
と出力をたがいに不便な位置に置くと同時に、相互接続
配線を行なうのに比較的大きなスペースを必要とする。
この後者の要件は使用されるチップの面積を増大させ、
つぎにそれが製品のコストを上昇させることになる。
本発明の目的は、外部メモリーに接続されるときの相互
接続に必要な材料が少なくて済み、コストの安いプログ
ラム可能な論理アレイを提供するにある。
接続に必要な材料が少なくて済み、コストの安いプログ
ラム可能な論理アレイを提供するにある。
本発明の他の目的は、クロック作動されるメモリーのよ
うな号部コンポーネントと一層好都合にかつ経済的に相
互接続されるプログラム可能な論理アレイを提供するに
ある。
うな号部コンポーネントと一層好都合にかつ経済的に相
互接続されるプログラム可能な論理アレイを提供するに
ある。
本発明の別な目的は、高速において動作できるプログラ
ム可能な論理アレイを提供するにある。
ム可能な論理アレイを提供するにある。
こうした目的のために、本発明のプログラム可能な論理
アレイにおいて、その入力“AND"および出力“OR"面
は、従来技術におけるように物理的に分離されて別個に
設けられる代りに、点々と配置されるかまたは互いに混
在する。
アレイにおいて、その入力“AND"および出力“OR"面
は、従来技術におけるように物理的に分離されて別個に
設けられる代りに、点々と配置されるかまたは互いに混
在する。
さらに特定するに、本発明の論理アレイにおいて、その
入力および出力ラインは、そのアレイのしかるべく混在
する“AND"および“OR"面への入力およびそれからの出
力が一層効果的でしかも低価格の相互接続によって外部
メモリーすなわちレジスタへとそれぞれ直接に接続され
るように、交互せるシーケンスにおいて配列される。こ
のプログラム可能な論理アレイは、また積項ラインおよ
び出力ライン上における静電容量を減少させてそれによ
りそのアレイの動作速度を高めるために、新規なデユア
ル・ゲート構造のMOSデバイスをスイッチング素子とし
て含んでいる。
入力および出力ラインは、そのアレイのしかるべく混在
する“AND"および“OR"面への入力およびそれからの出
力が一層効果的でしかも低価格の相互接続によって外部
メモリーすなわちレジスタへとそれぞれ直接に接続され
るように、交互せるシーケンスにおいて配列される。こ
のプログラム可能な論理アレイは、また積項ラインおよ
び出力ライン上における静電容量を減少させてそれによ
りそのアレイの動作速度を高めるために、新規なデユア
ル・ゲート構造のMOSデバイスをスイッチング素子とし
て含んでいる。
以下に述べるように、如上のおよびそれ以上の目的を遂
行するために、本発明は本質上、付属の特許請求の範囲
に定義され、また添付図面を参照して以下の詳細に記載
に述べられているように、プログラム可能な論理アレイ
に関する。
行するために、本発明は本質上、付属の特許請求の範囲
に定義され、また添付図面を参照して以下の詳細に記載
に述べられているように、プログラム可能な論理アレイ
に関する。
第１図は従来技術によるプログラム可能な論理アレイの
一部分を例示し、そこには、複数の平行な、入力および
出力ワイヤすなわちラインと、そしてそれら入力および
出力ラインに交差している複数の直交せる積項ラインと
が含まれている。標準としてMOSデバイスの形態にあっ
てNORゲートを履行するスイッチングすなわち論理デバ
イスはそのアレイの前もって選ばれた交差部において形
成されている。
一部分を例示し、そこには、複数の平行な、入力および
出力ワイヤすなわちラインと、そしてそれら入力および
出力ラインに交差している複数の直交せる積項ラインと
が含まれている。標準としてMOSデバイスの形態にあっ
てNORゲートを履行するスイッチングすなわち論理デバ
イスはそのアレイの前もって選ばれた交差部において形
成されている。
第１図は、４つの入力ラインD1H、D1L、D2HおよびD2L
と、２つの出力ラインQ1HおよびQ2Hと、そして２つの交
差せる積項ラインX1HおよびX2Hを例示している。第１図
において、そこでのMOSデバイスは、積項ラインX1Hと入
力ラインD1H、およびD2Lとの交差部、積項ラインX2Hと
入力ラインD1Lとの交差部、積項ラインX2Hと出力ライン
Q1Hとの交差部、そし積項ラインX1HおよびX2Hと出力ラ
インQ2Hとの交差部に位置されている。
と、２つの出力ラインQ1HおよびQ2Hと、そして２つの交
差せる積項ラインX1HおよびX2Hを例示している。第１図
において、そこでのMOSデバイスは、積項ラインX1Hと入
力ラインD1H、およびD2Lとの交差部、積項ラインX2Hと
入力ラインD1Lとの交差部、積項ラインX2Hと出力ライン
Q1Hとの交差部、そし積項ラインX1HおよびX2Hと出力ラ
インQ2Hとの交差部に位置されている。
第１図において見られるごとく、その入力および出力ラ
インとそしてそれら連動されているMOSデバイスとは、
そのアレイにおける物理的に分離しかつ別個な領域に配
列されていて、それらは“AND"および“OR"面として指
定されている。“AND"および“OR"面におけるMOSデバイ
スはその積項ラインによって相互接続される。
インとそしてそれら連動されているMOSデバイスとは、
そのアレイにおける物理的に分離しかつ別個な領域に配
列されていて、それらは“AND"および“OR"面として指
定されている。“AND"および“OR"面におけるMOSデバイ
スはその積項ラインによって相互接続される。
第１図において示されているように、その入力“AND"面
におけるMOSデバイスの各々は、水平の入力ラインの１
つに接続されたゲート端子と、そして直交のすなわち直
角の積項ラインに接続されているドレイン端子とをもっ
ている。その出力“OR"面におけるMOSデバイスの各々
は、積項ラインのうちの１つに接続されたゲート端子
と、そしてその出力ラインのうちの１つに接続されてい
るドレイン端子とをもっている。“AND"および“OR"面
の両方におけるすべてのMOSデバイスのソース端子は接
地されている。そこでの出力ラインおよび積項ラインは
MOSプル・アップ負荷デバイスを通して電圧源Vddにも接
続されている。
におけるMOSデバイスの各々は、水平の入力ラインの１
つに接続されたゲート端子と、そして直交のすなわち直
角の積項ラインに接続されているドレイン端子とをもっ
ている。その出力“OR"面におけるMOSデバイスの各々
は、積項ラインのうちの１つに接続されたゲート端子
と、そしてその出力ラインのうちの１つに接続されてい
るドレイン端子とをもっている。“AND"および“OR"面
の両方におけるすべてのMOSデバイスのソース端子は接
地されている。そこでの出力ラインおよび積項ラインは
MOSプル・アップ負荷デバイスを通して電圧源Vddにも接
続されている。
“AND"面におけるMOSデバイスは、ハイ（Ｈ）またはロ
ー（Ｌ）の形態においてクロック作動されるメモリーの
ような外部源からの入力を受けて、その面内でのMOSデ
バイスの配列の関数として、そうした入力上において予
め決められた論理動作を履行する。“AND"面デバイスの
出力は、その積項ラインを通して、“OR"面でのMOSデバ
イスへと印加され、その出力はアレイの出力を構成し、
そして入力としてその外部回路へと戻される。
ー（Ｌ）の形態においてクロック作動されるメモリーの
ような外部源からの入力を受けて、その面内でのMOSデ
バイスの配列の関数として、そうした入力上において予
め決められた論理動作を履行する。“AND"面デバイスの
出力は、その積項ラインを通して、“OR"面でのMOSデバ
イスへと印加され、その出力はアレイの出力を構成し、
そして入力としてその外部回路へと戻される。
第１図において示されている論理アレイを機能的にかつ
概略的に例示している第２図は、図面を簡略化するため
に、第１図において使用されているものよりも一層コン
パクトなMOSデバイスの表現を採用している。
概略的に例示している第２図は、図面を簡略化するため
に、第１図において使用されているものよりも一層コン
パクトなMOSデバイスの表現を採用している。
MOSデバイスについてこの簡略表示は、プログラム可能
なAND面とOR面の混在型論理アレイを概略図に例示して
いる第４図および第６図の概略図においても使用されて
いる。かくして、第２、第４および第６図において、MO
Sデバイスは２つのラインすなわちワイヤの交差部で、
１本の弦の両側を黒と白に塗りわけた丸印で示されてい
る。ワイヤに対する弦の方向がMOSデバイスの接続方法
を示している。すなわち弦に直角をなしているワイヤは
MOSデバイスのゲートに接続されているが、弦に平行に
示されているワイヤはMOSデバイスのドレイン端子に接
続されている（ソース端子は常に接地されている）。第
２、第４および第６図の簡略化された概略図において、
接地に対するMOSデバイスの各ソース端子の接続は示さ
れていない。さらにそれらの図において、その負荷デバ
イスのドレインおよびゲート端子の接続は示されていな
いが、それらは図の中では抵抗器として例示されてい
る。
なAND面とOR面の混在型論理アレイを概略図に例示して
いる第４図および第６図の概略図においても使用されて
いる。かくして、第２、第４および第６図において、MO
Sデバイスは２つのラインすなわちワイヤの交差部で、
１本の弦の両側を黒と白に塗りわけた丸印で示されてい
る。ワイヤに対する弦の方向がMOSデバイスの接続方法
を示している。すなわち弦に直角をなしているワイヤは
MOSデバイスのゲートに接続されているが、弦に平行に
示されているワイヤはMOSデバイスのドレイン端子に接
続されている（ソース端子は常に接地されている）。第
２、第４および第６図の簡略化された概略図において、
接地に対するMOSデバイスの各ソース端子の接続は示さ
れていない。さらにそれらの図において、その負荷デバ
イスのドレインおよびゲート端子の接続は示されていな
いが、それらは図の中では抵抗器として例示されてい
る。
第３図は従来の論理機能アレイ10の標準的接続を例示
し、そこには、電子計算機を形成するためにクロック作
動されるメモリーすなわちレジスタ16に接続されている
入力“AND"面12と、そして物理的に別個に分離された
“OR"面14とが含まれている。図に示されているごと
く、メモリー16に蓄えられたデータは入力データ母線18
を介して“AND"面12におけるMOSデバイスに印加され、
そして出力“OR"面14から引き出された論理機能アレイ1
0の出力は、出力データ母線20によって、メモリー16へ
と印加される。メモリー16におけるデータは、それが論
理アレイ10における“OR"面デバイスの出力から受ける
信号によって周期的に更新される。
し、そこには、電子計算機を形成するためにクロック作
動されるメモリーすなわちレジスタ16に接続されている
入力“AND"面12と、そして物理的に別個に分離された
“OR"面14とが含まれている。図に示されているごと
く、メモリー16に蓄えられたデータは入力データ母線18
を介して“AND"面12におけるMOSデバイスに印加され、
そして出力“OR"面14から引き出された論理機能アレイ1
0の出力は、出力データ母線20によって、メモリー16へ
と印加される。メモリー16におけるデータは、それが論
理アレイ10における“OR"面デバイスの出力から受ける
信号によって周期的に更新される。
プログラム可能な論理アレイとそしてクロック作動され
るメモリーとによるこの構成は、アレイ10の出力をメモ
リー16の入力に相互接続するのに比較的大きな面積を必
要とし、これがそのユニットの製作費用を高くする。
るメモリーとによるこの構成は、アレイ10の出力をメモ
リー16の入力に相互接続するのに比較的大きな面積を必
要とし、これがそのユニットの製作費用を高くする。
第４図において、略字されかつ参照数字22として総称的
に示されているプログラム可能な混在型論理アレイで
は、従来の配列に比べて、クロック作動されるメモリー
24（第４図では２ビットを含むとして示されている）へ
のそのアレイの出力の接続に要する面積が実質的に少な
くてよく、そのために製作費が安くなる。このために、
プログラム可能なAND面とOR面の混在型論理アレイにお
いて、その入力ライン、出力ラインおよび連動されたMO
Sデバイスは、物理的に分離しかつ別個な構成の“AND"
および“OR"面におけるよりは、むしろ混在するかある
いは散在すなわち点々と配置される構成の“AND"および
“OR"面において履行されるので、その論理アレイの入
力および出力ラインを、クロック作動されるメモリーの
ような外部データ・ユニットの出力および入力に接続す
るのに大きな面積を必要としない。かくして、第４図に
示されているように、アレイ22の入力“AND"ラインD1
H、D1L、D2HおよびD2Lとそして出力“OR"ラインQ1Hおよ
びQ2Hとは混在するかあるいは互いに散在されることに
なる。つまり、１つの領域すなわち“AND"面にすべての
入力ラインを設けたり、別な領域すなわち“AND"面にす
べての出力ラインを設けるのではなくて、“AND"および
“OR"面が混在するように、それら出力および入力ライ
ンが交互せる態様において配列されることになる。
に示されているプログラム可能な混在型論理アレイで
は、従来の配列に比べて、クロック作動されるメモリー
24（第４図では２ビットを含むとして示されている）へ
のそのアレイの出力の接続に要する面積が実質的に少な
くてよく、そのために製作費が安くなる。このために、
プログラム可能なAND面とOR面の混在型論理アレイにお
いて、その入力ライン、出力ラインおよび連動されたMO
Sデバイスは、物理的に分離しかつ別個な構成の“AND"
および“OR"面におけるよりは、むしろ混在するかある
いは散在すなわち点々と配置される構成の“AND"および
“OR"面において履行されるので、その論理アレイの入
力および出力ラインを、クロック作動されるメモリーの
ような外部データ・ユニットの出力および入力に接続す
るのに大きな面積を必要としない。かくして、第４図に
示されているように、アレイ22の入力“AND"ラインD1
H、D1L、D2HおよびD2Lとそして出力“OR"ラインQ1Hおよ
びQ2Hとは混在するかあるいは互いに散在されることに
なる。つまり、１つの領域すなわち“AND"面にすべての
入力ラインを設けたり、別な領域すなわち“AND"面にす
べての出力ラインを設けるのではなくて、“AND"および
“OR"面が混在するように、それら出力および入力ライ
ンが交互せる態様において配列されることになる。
メモリー24の各ビット例えばビット１に対して、第４図
におけるプログラム可能な混在論理アレイは、そのビッ
トの出力に直接に接続された相補−入力サブ・スライス
（D1H及びD1L）とそしてそのビットの入力に直接に接続
された出力サブ・スライスQ1Hとか成る水平入力−出力
スライスを与える。メモリー24のビット２に対するその
アレイの入力および出力ライン間にも同様な接続が行わ
れる。第５図において示されているようなそのアレイの
入力および出力とそのメモリーの出力および入力との直
接的接続は、第３図において例示されている非混在型の
論理機能アレイにおいて必要とされるようなそのプログ
ラム可能な論理アレイの出力からそのメモリーの入力へ
の垂直方向における相互接続を除去する。
におけるプログラム可能な混在論理アレイは、そのビッ
トの出力に直接に接続された相補−入力サブ・スライス
（D1H及びD1L）とそしてそのビットの入力に直接に接続
された出力サブ・スライスQ1Hとか成る水平入力−出力
スライスを与える。メモリー24のビット２に対するその
アレイの入力および出力ライン間にも同様な接続が行わ
れる。第５図において示されているようなそのアレイの
入力および出力とそのメモリーの出力および入力との直
接的接続は、第３図において例示されている非混在型の
論理機能アレイにおいて必要とされるようなそのプログ
ラム可能な論理アレイの出力からそのメモリーの入力へ
の垂直方向における相互接続を除去する。
第５図は、混在する“OR"面および“AND"面をもつ論理
機能アレイ26をブロック形式において例示している。ア
レイ26は、相補入力対D1H−D1L、D2H−D2LおよびD3H−D
3Lの形態におけるその入力“AND"面へのレジスタ28から
の信号を受け入れるためにクロック作動される３−ビッ
トレジスタ28に接続されて示されている。アレイ26は、
レジスタ28のそれぞれのビットの入力へと直接に接続さ
れる出力Q1H、Q2HおよびQ3Hを作りだすために、その混
在する“AND"および“OR"面内でのMOSデバイスの配列に
従ってそうした入力信号上で動作する。プログラム可能
な混在型論理アレイ26の入力および出力を外部レジスタ
28の出力および入力に接続するために必要とされる相互
接続面積における減少は、第５図のレイアウト図と第３
図の混在しない配列とを比較することにより容易に判断
できる。
機能アレイ26をブロック形式において例示している。ア
レイ26は、相補入力対D1H−D1L、D2H−D2LおよびD3H−D
3Lの形態におけるその入力“AND"面へのレジスタ28から
の信号を受け入れるためにクロック作動される３−ビッ
トレジスタ28に接続されて示されている。アレイ26は、
レジスタ28のそれぞれのビットの入力へと直接に接続さ
れる出力Q1H、Q2HおよびQ3Hを作りだすために、その混
在する“AND"および“OR"面内でのMOSデバイスの配列に
従ってそうした入力信号上で動作する。プログラム可能
な混在型論理アレイ26の入力および出力を外部レジスタ
28の出力および入力に接続するために必要とされる相互
接続面積における減少は、第５図のレイアウト図と第３
図の混在しない配列とを比較することにより容易に判断
できる。
しかしながら、プログラム可能な論理アレイにおける
“AND"面と“OR"面の混在は、その積項ワイヤ（例え
ば、第４図でのX1HおよびX2Hが低抵抗率の材料で構成さ
れなければならないという点で、別の設計上での制約を
導入する。この制約はプログラム可能な非混在型の論理
アレイには次の理由により存在しない。すなわち、それ
は“OR"面（これはその積項ワイヤ上における電圧を検
知する）における出力デバイスが、“AND"面（これは接
地電位を積項ワイヤに印加する）における入力デバイス
とその負荷デアバイス（これは、抵抗器を介して、その
積項ワイヤへとソース電圧Vddを供給する）との間に物
理的に置かれていないためである。第４図での混在型論
理機能アレイは、その積項負荷デバイスと入力デバイス
位置（例えば、積項ワイヤX1HおよびX2Hと入力ラインD2
Lとの交差部）との間に物理的に位置されている出力デ
バイス位置（例えば、積項ラインX1HおよびX2Hと出力ラ
インQ1Hとの交差部）を含んでいる。
“AND"面と“OR"面の混在は、その積項ワイヤ（例え
ば、第４図でのX1HおよびX2Hが低抵抗率の材料で構成さ
れなければならないという点で、別の設計上での制約を
導入する。この制約はプログラム可能な非混在型の論理
アレイには次の理由により存在しない。すなわち、それ
は“OR"面（これはその積項ワイヤ上における電圧を検
知する）における出力デバイスが、“AND"面（これは接
地電位を積項ワイヤに印加する）における入力デバイス
とその負荷デアバイス（これは、抵抗器を介して、その
積項ワイヤへとソース電圧Vddを供給する）との間に物
理的に置かれていないためである。第４図での混在型論
理機能アレイは、その積項負荷デバイスと入力デバイス
位置（例えば、積項ワイヤX1HおよびX2Hと入力ラインD2
Lとの交差部）との間に物理的に位置されている出力デ
バイス位置（例えば、積項ラインX1HおよびX2Hと出力ラ
インQ1Hとの交差部）を含んでいる。
入力デバイスと出力デバイスとの間における積項ワイヤ
のある程度の抵抗は分圧器を形成することになり、その
入力デバイスによってその出力デバイスに発生される論
理−零電圧レベルをいちじるしく損なう（ここでの入力
デバイスはその出力デバイスよりもその負荷でばいすか
ら遠く離れているものとして）ことになる。ポリシリコ
ンおよびＮ＋をドープされたシリコンは積項ワイヤとし
て使用するのに高すぎる抵抗性を示すので、プログラム
可能な論理アレイの寸法を十分大きくする必要がある。
したがって、金属性の相互接続（例えば、アルミニウ
ム）は、こうしたワイヤに対して、十分に低い抵抗率を
もつ金属−ポリシリコン合成物（例えば、チタニウム・
シリサイド）とて使用できる。
のある程度の抵抗は分圧器を形成することになり、その
入力デバイスによってその出力デバイスに発生される論
理−零電圧レベルをいちじるしく損なう（ここでの入力
デバイスはその出力デバイスよりもその負荷でばいすか
ら遠く離れているものとして）ことになる。ポリシリコ
ンおよびＮ＋をドープされたシリコンは積項ワイヤとし
て使用するのに高すぎる抵抗性を示すので、プログラム
可能な論理アレイの寸法を十分大きくする必要がある。
したがって、金属性の相互接続（例えば、アルミニウ
ム）は、こうしたワイヤに対して、十分に低い抵抗率を
もつ金属−ポリシリコン合成物（例えば、チタニウム・
シリサイド）とて使用できる。
アレイにおけるMOSデバイスの高速動作を達成するため
に、入力、積項および出力ライン上での寄生容量を減少
させるための手段が与えられている。サブストレートに
対する単位面積当り低い静電容量をもつ金属を積項ワイ
ヤとして使用することは、そのアレイの速度を増すのに
有効である。次に低い寄生容量（金属の約２倍はある
が、ドープされたシリコンよりも小さい）をもつポリシ
リコンは、積項および接地ワイヤが金属を使用しそして
その入力および出力ワイヤに直角に走っているために金
属がそうしたワイヤに対して使用できないので、それら
入力および出力ワイヤに対して使用される。ポリシリコ
ンの高い抵抗率は、（ａ）入力ワイヤの場合には直流負
荷がないこと、そして（ｂ）出力ワイヤの場合にはその
出力信号がそのアレイの対向端においてその出力負荷デ
バイスから取り出されるという理由で許容できる。しか
しながら、比較的高い抵抗性の入力および出力ワイヤ
は、それがそのアレイの速度をある範囲にまで減少させ
るために、起り得る困難の源と成る。
に、入力、積項および出力ライン上での寄生容量を減少
させるための手段が与えられている。サブストレートに
対する単位面積当り低い静電容量をもつ金属を積項ワイ
ヤとして使用することは、そのアレイの速度を増すのに
有効である。次に低い寄生容量（金属の約２倍はある
が、ドープされたシリコンよりも小さい）をもつポリシ
リコンは、積項および接地ワイヤが金属を使用しそして
その入力および出力ワイヤに直角に走っているために金
属がそうしたワイヤに対して使用できないので、それら
入力および出力ワイヤに対して使用される。ポリシリコ
ンの高い抵抗率は、（ａ）入力ワイヤの場合には直流負
荷がないこと、そして（ｂ）出力ワイヤの場合にはその
出力信号がそのアレイの対向端においてその出力負荷デ
バイスから取り出されるという理由で許容できる。しか
しながら、比較的高い抵抗性の入力および出力ワイヤ
は、それがそのアレイの速度をある範囲にまで減少させ
るために、起り得る困難の源と成る。
この状況を改善するために、入力および出力MOSデバイ
スの静電容量はそのアレイの動作速度をさらに増大させ
るために減少される。第９図において示されているごと
く、本発明のプログラム可能な論理アレイに採用される
MOSデバイスは、共通のドレイン領域30とそしてドーブ
されたシリコンの２つの隔置されたソース領域32、34と
がシリコン・サブストレート（示されていない）に形成
れたデユアル・ゲートをもつデバイスである。ポリシリ
コンでもって形成された１対のゲート36および38はソー
スおよびドレイン領域上に配列されかつそれらの領域か
ら絶縁されている。ポリシリコン・ゲート36、38はでき
るだけ互いに近づけて隔置され、しかもドレイン接触部
40が共通のドレイン領域への接続のために、それらゲー
ト間に位置されるように、それらの中央領域において他
のものから離れて外方に曲げられている。さらに、ドレ
イン接触部40はドレイン金属相互接続線42に接続され、
その相互接続線はそのMOSデバイスを、そのデバイスが
アレイの“AND"面にある場合は積項ラインに接続し、そ
のデバイスがアレイの“OR"面にある場合は出力ライン
に接続する。アレイにおいて論理素子として採用されて
いMOSデバイスのドレインとソースに使われている材料
であるドープされたシリコンは、フイールド酸化物（ド
ープされたシリコンでない全領域）に面するサブストレ
ートの単位長に対し非常に高い静電容量をもっている。
かかる領域は、第９図に太い線44、46によって示されて
いる。ソースとフイールド酸化物との間の境界はかなり
大きな静電容量をもつが、ソースとサブストレート間の
静電容量は、両者が交流的に同電位にあるらアレイのス
ピードには影響しない。その理由はソースとサブストレ
ートとも等価的に交流接地されているためである。この
ために、ソースとフイールド酸化物との間の境界の長さ
を制限する必要はない。
スの静電容量はそのアレイの動作速度をさらに増大させ
るために減少される。第９図において示されているごと
く、本発明のプログラム可能な論理アレイに採用される
MOSデバイスは、共通のドレイン領域30とそしてドーブ
されたシリコンの２つの隔置されたソース領域32、34と
がシリコン・サブストレート（示されていない）に形成
れたデユアル・ゲートをもつデバイスである。ポリシリ
コンでもって形成された１対のゲート36および38はソー
スおよびドレイン領域上に配列されかつそれらの領域か
ら絶縁されている。ポリシリコン・ゲート36、38はでき
るだけ互いに近づけて隔置され、しかもドレイン接触部
40が共通のドレイン領域への接続のために、それらゲー
ト間に位置されるように、それらの中央領域において他
のものから離れて外方に曲げられている。さらに、ドレ
イン接触部40はドレイン金属相互接続線42に接続され、
その相互接続線はそのMOSデバイスを、そのデバイスが
アレイの“AND"面にある場合は積項ラインに接続し、そ
のデバイスがアレイの“OR"面にある場合は出力ライン
に接続する。アレイにおいて論理素子として採用されて
いMOSデバイスのドレインとソースに使われている材料
であるドープされたシリコンは、フイールド酸化物（ド
ープされたシリコンでない全領域）に面するサブストレ
ートの単位長に対し非常に高い静電容量をもっている。
かかる領域は、第９図に太い線44、46によって示されて
いる。ソースとフイールド酸化物との間の境界はかなり
大きな静電容量をもつが、ソースとサブストレート間の
静電容量は、両者が交流的に同電位にあるらアレイのス
ピードには影響しない。その理由はソースとサブストレ
ートとも等価的に交流接地されているためである。この
ために、ソースとフイールド酸化物との間の境界の長さ
を制限する必要はない。
ドレイン−サブストレーオ間の静電容量はそのアレイの
速度特性を直ちに悪化するので、第９図のデュアルゲー
トをもつMOSデバイス構成が、本発明のアレイの混在す
る“AND"および“OR"面における両入力および出力MOSデ
バイスに対して使用される。共通のドレインを二つのMO
Sデバイス間で分担することにより、ドレインとフイー
ルド酸化物との間における境界の長さは、２つの分離せ
るデバイスが普通にもつ長さよりも小さく、しかも単体
MOSデバイスが普通にもつ長さよりも小さくさえでき
る。MOSデバイスの端部でのゲート36とゲート38との間
における間隔はプロセス設計基準にて許される最小値に
保たれ、そしれドレイン接触部40がそのドレイと金属と
の間で確実に作られるのに十分なだけその中央領域にお
いて増大される。これは、ドレイン領域およびドレイン
とフイールド酸化物との間における境界の長さを最小な
らしめるために行なわれる。
速度特性を直ちに悪化するので、第９図のデュアルゲー
トをもつMOSデバイス構成が、本発明のアレイの混在す
る“AND"および“OR"面における両入力および出力MOSデ
バイスに対して使用される。共通のドレインを二つのMO
Sデバイス間で分担することにより、ドレインとフイー
ルド酸化物との間における境界の長さは、２つの分離せ
るデバイスが普通にもつ長さよりも小さく、しかも単体
MOSデバイスが普通にもつ長さよりも小さくさえでき
る。MOSデバイスの端部でのゲート36とゲート38との間
における間隔はプロセス設計基準にて許される最小値に
保たれ、そしれドレイン接触部40がそのドレイと金属と
の間で確実に作られるのに十分なだけその中央領域にお
いて増大される。これは、ドレイン領域およびドレイン
とフイールド酸化物との間における境界の長さを最小な
らしめるために行なわれる。
しかしながら、第９図のMOSデバイス構造の使用はその
アレイのレイアウトおよび使用を複雑にする傾向があ
る。第１に、各入力部分は２本の相補入力ワイヤを含む
ので、両ワイヤが同じ積項上でMOSデバイスに接続され
ることはいかなるときにも生じない。相補状対にあるう
ちの一つのワイヤは常にハイの状態にあるので、これら
を共に同じ積項上のデバイスに接続することは、その積
項ワイヤを常にローの状態に置くことになる。故にただ
一つのMOSデバイスのめのスペースが、１対の相補入力
信号が積項ワイヤに交差するところでは常に必要であ
る。したがって、第９図のMOSデバイス構造の効果的使
用には、相補入力が対にまとめられていることを必要と
する。これは、第６図における混在型論理機能アレイ48
において示されているように、各ビット毎の入力ライン
と出力ラインを水平軸を鏡の面として鏡像をつくった
形、すなわちビット１でラインが上からQ1H,D1H,D1Lな
らば、ビット２が上からD2L,D2H,QDHというように配列
することによって達成され、そのアレイの入力および出
力は４−ビットレジスタ50に接続されている。アレイ48
において、各水平の入力部分はその二つのレジスタ・ビ
ットの相補出力（例えば、D1HおよびD1L）を取扱うこと
ができる。
アレイのレイアウトおよび使用を複雑にする傾向があ
る。第１に、各入力部分は２本の相補入力ワイヤを含む
ので、両ワイヤが同じ積項上でMOSデバイスに接続され
ることはいかなるときにも生じない。相補状対にあるう
ちの一つのワイヤは常にハイの状態にあるので、これら
を共に同じ積項上のデバイスに接続することは、その積
項ワイヤを常にローの状態に置くことになる。故にただ
一つのMOSデバイスのめのスペースが、１対の相補入力
信号が積項ワイヤに交差するところでは常に必要であ
る。したがって、第９図のMOSデバイス構造の効果的使
用には、相補入力が対にまとめられていることを必要と
する。これは、第６図における混在型論理機能アレイ48
において示されているように、各ビット毎の入力ライン
と出力ラインを水平軸を鏡の面として鏡像をつくった
形、すなわちビット１でラインが上からQ1H,D1H,D1Lな
らば、ビット２が上からD2L,D2H,QDHというように配列
することによって達成され、そのアレイの入力および出
力は４−ビットレジスタ50に接続されている。アレイ48
において、各水平の入力部分はその二つのレジスタ・ビ
ットの相補出力（例えば、D1HおよびD1L）を取扱うこと
ができる。
第９図のMOSデバイス構造を組込むために使用される入
力スライス・セル・レイアウトは、第7A図ではプログラ
ムされない状態で示されている。前にも指摘したごと
く、その積項と接地とは金属上を垂直に走り、そして入
力ワイはポリシリコン上を水平に走っている。第7A図の
入力セルの標準プログラミングはオープン・ゲートを伴
なって第7B図に示されているが、このデバイスは標準と
してこうした態様で用いられることはない。下部左側に
おけるデバイスは、ポリシリコンを介して、入力ワイヤ
D2Lに接続されて示されており、そして“AND"面のプロ
グラミングにおいて"H"すなわち論理ハイを表わしてい
る（このリバーサルすなわち反転は、“AND"面がNORゲ
ートを伴って構成されるために発生し、高い状態にある
べき積項ワイヤX1Hに対して、入力D2Lは低くなければな
らず、これは入力D2Hが高くなければならないことを意
味する）。上部右側におけるデバイスは、ポリシリコン
と金属とを介して、入力D1Hに接続されて示されてお
り、“AND"面のプラグラミングにおいて“L"すなわち論
理ローを表わしている。下部右側におけるデバイスは、
ポリシリコンと金属とを介して、接地に接続されて示さ
れており、“AND"面のプログラミングにおいて“X"（気
にしなくてよい）を表わしている。この結果を第7B図に
真理値表として示す。もしも左または右半分のいずれか
における上部および下部デバイスが共に“X"としてプロ
グラムされるとすると、両デバイスは除外してよい。こ
れはその積項ワイヤ上における静電容量を減少させそし
てそのアレイの動作速度を一層改善する。
力スライス・セル・レイアウトは、第7A図ではプログラ
ムされない状態で示されている。前にも指摘したごと
く、その積項と接地とは金属上を垂直に走り、そして入
力ワイはポリシリコン上を水平に走っている。第7A図の
入力セルの標準プログラミングはオープン・ゲートを伴
なって第7B図に示されているが、このデバイスは標準と
してこうした態様で用いられることはない。下部左側に
おけるデバイスは、ポリシリコンを介して、入力ワイヤ
D2Lに接続されて示されており、そして“AND"面のプロ
グラミングにおいて"H"すなわち論理ハイを表わしてい
る（このリバーサルすなわち反転は、“AND"面がNORゲ
ートを伴って構成されるために発生し、高い状態にある
べき積項ワイヤX1Hに対して、入力D2Lは低くなければな
らず、これは入力D2Hが高くなければならないことを意
味する）。上部右側におけるデバイスは、ポリシリコン
と金属とを介して、入力D1Hに接続されて示されてお
り、“AND"面のプラグラミングにおいて“L"すなわち論
理ローを表わしている。下部右側におけるデバイスは、
ポリシリコンと金属とを介して、接地に接続されて示さ
れており、“AND"面のプログラミングにおいて“X"（気
にしなくてよい）を表わしている。この結果を第7B図に
真理値表として示す。もしも左または右半分のいずれか
における上部および下部デバイスが共に“X"としてプロ
グラムされるとすると、両デバイスは除外してよい。こ
れはその積項ワイヤ上における静電容量を減少させそし
てそのアレイの動作速度を一層改善する。
共通の接地を２つの積項間で分散するためには、その積
項が好都合に対として構成されなければならず、第９図
の二つのMOSデバイス構造をその出力に対して効果的に
使用するにはこの対構成を必要とする。相補出力（アレ
イに対する入力）の対構成を達成するための交互させる
レジスタ・ビットの鏡像は、また、第６図におけるごと
くレジスタ入力の対構成を作り出す。こうした対構成要
件を収容するのに使用される出力スライス・セル・レイ
アウトは、第8A図においてプログラムされない状態にお
いて示されている。図において矢印を添えた実線は、つ
ぎの第8B図においても同様、左上デバイスと左下デバイ
スのソース同士を、また右上デバイスと右下デバイスの
ソース同士を接続して接地するための接続線である。そ
の入力スライス・セルと同じ配列の垂直接続の使用は、
入力スライスと出力スライスとが“AND"および“OR"面
の混在にて必要とされるような任意な順序において垂直
に積み重ねられるのを可能にする。出力スライス・セル
のプログラミングは第8B図において示されており、そこ
において、上部左側におけるデバイスはオープン・ゲー
トを伴って示されているが、標準としてはかかる形態に
おいて使用されることはない。下部左側および上部右側
におけるデバイスは、ポリシリコンを介して、積項X2H
およびX1Hにそれぞれ接続されて示されている。これら
は“OR"面のプログラミングにおいて“1"を表わす（積
項の出現はその出力ワイヤを低くさせることになる）。
下部右側におけるデバイスはポリシリコンを介して接地
に接続されて示されている。これは“OR"面のプログラ
ミングにおいて“0"を表わす。この結果を第8B図に真理
値表として示す（積項X2Hの出現は出力ワイヤQ1H上に影
響を与えない）。左または右半分のいずれかにおける上
部および下部デバイスが共に“0"としてプログラミング
されると、両デバイスは除去できる。これは出力ワイヤ
の静電容量を減少させて、動作速度を改善する。
項が好都合に対として構成されなければならず、第９図
の二つのMOSデバイス構造をその出力に対して効果的に
使用するにはこの対構成を必要とする。相補出力（アレ
イに対する入力）の対構成を達成するための交互させる
レジスタ・ビットの鏡像は、また、第６図におけるごと
くレジスタ入力の対構成を作り出す。こうした対構成要
件を収容するのに使用される出力スライス・セル・レイ
アウトは、第8A図においてプログラムされない状態にお
いて示されている。図において矢印を添えた実線は、つ
ぎの第8B図においても同様、左上デバイスと左下デバイ
スのソース同士を、また右上デバイスと右下デバイスの
ソース同士を接続して接地するための接続線である。そ
の入力スライス・セルと同じ配列の垂直接続の使用は、
入力スライスと出力スライスとが“AND"および“OR"面
の混在にて必要とされるような任意な順序において垂直
に積み重ねられるのを可能にする。出力スライス・セル
のプログラミングは第8B図において示されており、そこ
において、上部左側におけるデバイスはオープン・ゲー
トを伴って示されているが、標準としてはかかる形態に
おいて使用されることはない。下部左側および上部右側
におけるデバイスは、ポリシリコンを介して、積項X2H
およびX1Hにそれぞれ接続されて示されている。これら
は“OR"面のプログラミングにおいて“1"を表わす（積
項の出現はその出力ワイヤを低くさせることになる）。
下部右側におけるデバイスはポリシリコンを介して接地
に接続されて示されている。これは“OR"面のプログラ
ミングにおいて“0"を表わす。この結果を第8B図に真理
値表として示す（積項X2Hの出現は出力ワイヤQ1H上に影
響を与えない）。左または右半分のいずれかにおける上
部および下部デバイスが共に“0"としてプログラミング
されると、両デバイスは除去できる。これは出力ワイヤ
の静電容量を減少させて、動作速度を改善する。
以上、本発明のプログラミング可能な混在型論理アレイ
がいくつかの好ましい実施例に関連して開示された。し
たがって、特定的に記述された実施例については、幾多
の修正が本発明の精神およびその範囲から逸脱すること
なく成し得ることは理解されよう。
がいくつかの好ましい実施例に関連して開示された。し
たがって、特定的に記述された実施例については、幾多
の修正が本発明の精神およびその範囲から逸脱すること
なく成し得ることは理解されよう。
第１図はプログラム可能な論理アレイの一部分の概略図
であり； 第２図は、第１図のプグラム可能な論理アレイの一層コ
ンパクトな概略図であり； 第３図は、電子計算機を形成するためにクロック作動さ
れるメモリー・レジスタと相互接続された、従来のプグ
ラム可能な論理機能アレイの従来の配列図であり； 第４図はプグラム可能な混在型論理アレイの概略図であ
り； 第５図は混在型論理アレイとそしてクロック作動される
メモリーの入出力との相互接続を例示している簡略図で
あり； 第６図は相補出力および入力の対構成を与える本発明の
実施例によるプグラム可能な混在型論理アレイの概略図
であり； 第7A図および第7B図は、本発明による混在型論理アレイ
の論理的“OR"面のMOSデバイスをプログラムするステッ
プを例示しており； 第8A図および第8B図は、本発明におけるプグラム可能な
混在型論理アレイの論理的“AND"面のMOSデバイスをプ
ログラムするステップを例示しており； 第９図は混在型論理アレイにおいて使用されるMOSデバ
イス構造の平面図である。 22……総称的に示されているプグラム可能な混在型論理
アレイ 24……クロック作動されるメモリー 26……論理機能アレイ 28……レジスタ 30……ドレイン領域 32、34……ソース領域 36、38……ゲート 40……ドレイン接触部 42……ドレイン金属相互接続線 48……混在型論理機能アレイ 50……４−ビットレジスタ
であり； 第２図は、第１図のプグラム可能な論理アレイの一層コ
ンパクトな概略図であり； 第３図は、電子計算機を形成するためにクロック作動さ
れるメモリー・レジスタと相互接続された、従来のプグ
ラム可能な論理機能アレイの従来の配列図であり； 第４図はプグラム可能な混在型論理アレイの概略図であ
り； 第５図は混在型論理アレイとそしてクロック作動される
メモリーの入出力との相互接続を例示している簡略図で
あり； 第６図は相補出力および入力の対構成を与える本発明の
実施例によるプグラム可能な混在型論理アレイの概略図
であり； 第7A図および第7B図は、本発明による混在型論理アレイ
の論理的“OR"面のMOSデバイスをプログラムするステッ
プを例示しており； 第8A図および第8B図は、本発明におけるプグラム可能な
混在型論理アレイの論理的“AND"面のMOSデバイスをプ
ログラムするステップを例示しており； 第９図は混在型論理アレイにおいて使用されるMOSデバ
イス構造の平面図である。 22……総称的に示されているプグラム可能な混在型論理
アレイ 24……クロック作動されるメモリー 26……論理機能アレイ 28……レジスタ 30……ドレイン領域 32、34……ソース領域 36、38……ゲート 40……ドレイン接触部 42……ドレイン金属相互接続線 48……混在型論理機能アレイ 50……４−ビットレジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ガス・ギウレカス アメリカ合衆国11552コユ−ヨ−ク・ウエ スト・ヘンプステツド・レキシントン・ア ベニユ−306 (56)参考文献 ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯ ＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴ，Ｓ Ｃ−11［５］1976−10 Ｐ．679−691 ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ Ｏ Ｎ ＣＯＭＰＵＴＥＲＳ，Ｃ−29［９ ］1979−９ Ｐ．594−601 電子技術22「４」1980 Ｐ．107ー114
Claims (1)
- 【請求項１】入力および出力ライン、ならびに両者に交
差する複数の積項ラインからなるプログラム可能な論理
機能アレイにおいて、MOSデバイスが、積項ライン、入
力ラインおよび出力ラインの選ばれた交差部に形成され
たゲートおよびドレイン端子をもち、前記MOSデバイス
の第１グループは、前記入力ラインと前記積項ラインの
交差部に配列された“AND"面を構成し、前記MOSデバイ
スの第２グループは、前記出力ラインと前記積項ライン
の交差部に配列された“OR"面を構成し、前記“AND"面
のMOSデバイスの出力を受け、前記積項ラインは、前記
入力ライン上の前記MOSデバイスのドレインと前記出力
ライン上の前記MOSデバイスのゲートに接続され、前記M
OSデバイスはデュアル・ゲート構造で、各デバイスは各
々１対のドープされたシリコンソース領域と、そのシリ
コンソースの間に挟まれて両デバイスに共通であるドー
プされたシリコンドレイン領域と、前記ソースとドレイ
ン領域上に横たわって延びている１対の隔置されたポリ
シリコンゲート端子からなり、前記ドレインは、MOSデ
バイスがアレイの“AND"面にある場合は積項ラインに、
“OR"面にある場合は出力ラインに接続され、前記入力
ラインと前記出力ラインとは前記積項ラインの方向に直
交する方向に配列されていることを特徴とするAND面とO
R面の混在型プログラム可能な論理機能アレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/388,160 US4409499A (en) | 1982-06-14 | 1982-06-14 | High-speed merged plane logic function array |
| US388160 | 1982-06-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58223923A JPS58223923A (ja) | 1983-12-26 |
| JPH0680729B2 true JPH0680729B2 (ja) | 1994-10-12 |
Family
ID=23532947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58078862A Expired - Lifetime JPH0680729B2 (ja) | 1982-06-14 | 1983-05-04 | Ａｎｄ面とｏｒ面の混在型プログラム可能な論理機能アレイ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4409499A (ja) |
| JP (1) | JPH0680729B2 (ja) |
| CA (1) | CA1189971A (ja) |
| GB (2) | GB2123208B (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4578771A (en) * | 1980-12-29 | 1986-03-25 | International Business Machines Corporation | Dynamically reprogrammable array logic system |
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