JPS63304181A - テストモ−ド選択回路 - Google Patents
テストモ−ド選択回路Info
- Publication number
- JPS63304181A JPS63304181A JP62138865A JP13886587A JPS63304181A JP S63304181 A JPS63304181 A JP S63304181A JP 62138865 A JP62138865 A JP 62138865A JP 13886587 A JP13886587 A JP 13886587A JP S63304181 A JPS63304181 A JP S63304181A
- Authority
- JP
- Japan
- Prior art keywords
- input signal
- reset
- test mode
- clock
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- XFXPMWWXUTWYJX-UHFFFAOYSA-N Cyanide Chemical compound N#[C-] XFXPMWWXUTWYJX-UHFFFAOYSA-N 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテスト方式に係り、特にテストモード選択回路
に関するものである。
に関するものである。
従来、この種のテストモード選択回路は、入力信号を増
加させテストモードを選択する回路となっていた。
加させテストモードを選択する回路となっていた。
上述した従来のテストモード選択回路では、入力信号を
増加させてテストモードを選択する回路となっているの
で、入力信号が増加してしまうという問題点があった。
増加させてテストモードを選択する回路となっているの
で、入力信号が増加してしまうという問題点があった。
本発明のテストモード選択回路は、リセットに対応する
入力信号の有効エツジをクロックに対応する入力信号で
微分する微分回路と、との微分回路でリセットされ上記
リセットに対応する入力信号の有効期間に上記クロック
に対応する入力信号でカウントしキャリー信号が出るま
では少なくとも１つ以上のテストそ−ド選択信号を出力
しかつそのキャリー信号でクロック信号をマスクしその
後カウントし々いカウンタとを備えてなるようにしたも
のである。
入力信号の有効エツジをクロックに対応する入力信号で
微分する微分回路と、との微分回路でリセットされ上記
リセットに対応する入力信号の有効期間に上記クロック
に対応する入力信号でカウントしキャリー信号が出るま
では少なくとも１つ以上のテストそ−ド選択信号を出力
しかつそのキャリー信号でクロック信号をマスクしその
後カウントし々いカウンタとを備えてなるようにしたも
のである。
本発明においては、テストモードを選択するために入力
信号を増さずにクロックに対応する信号とリセットに対
応する入力信号によってテストモードを選択する。
信号を増さずにクロックに対応する信号とリセットに対
応する入力信号によってテストモードを選択する。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を示す回路図である。
図において、１はリセットに対応する入力信号、２はク
ロックに対応する入力信号、３はリセットに対応する入
力信号１をシステム全体に供給する配線、４はクロック
に対応する入力信号２をシステム全体に供給する配線で
ある。５．６はＤ７１Ｊツブフロップ、７はナントゲー
トで、これらはリセットに対応する入力信号１の有効エ
ツジをクロックに対応する入力信号２で微分する微分回
路を構成している。８はアンドゲート、９はカウンタで
、このカウンタ９は上記微分回路でリセットされ上記リ
セットに対応する入力信号１の有効期間に上記クロック
に対応する入力信号２でカウントしキャリー信号１５が
出るまでは少なくとも１つ以上のテストモード選択信号
を出力しかつキャリー信号１５でクロック信号をマスク
しその後カウントしないように構成されている。１０，
１１・・・１４はカウンタ９から得られるテストモード
選択出力信号である。
ロックに対応する入力信号、３はリセットに対応する入
力信号１をシステム全体に供給する配線、４はクロック
に対応する入力信号２をシステム全体に供給する配線で
ある。５．６はＤ７１Ｊツブフロップ、７はナントゲー
トで、これらはリセットに対応する入力信号１の有効エ
ツジをクロックに対応する入力信号２で微分する微分回
路を構成している。８はアンドゲート、９はカウンタで
、このカウンタ９は上記微分回路でリセットされ上記リ
セットに対応する入力信号１の有効期間に上記クロック
に対応する入力信号２でカウントしキャリー信号１５が
出るまでは少なくとも１つ以上のテストモード選択信号
を出力しかつキャリー信号１５でクロック信号をマスク
しその後カウントしないように構成されている。１０，
１１・・・１４はカウンタ９から得られるテストモード
選択出力信号である。
第２図は第１図の動作説明に供するタイムチャートで、
（ａ）はリセットに対応する入力信号１を示したもので
あシ、Φ）はクロックに対応する入力信号、（Ｃ）はナ
ントゲート７の出力、（ｄ）はアンドゲート８の出力（
ｅ） 、 （ｎ 、（２）、（ト）） 、 （ｉ）はそ
れぞれテストモード選択出力信号１０，１１，１２，１
３，１４、（ｊ）はキャリー信号１５を示したものであ
る。なお、この第２図において、斜線部分は不定状態を
示す。
（ａ）はリセットに対応する入力信号１を示したもので
あシ、Φ）はクロックに対応する入力信号、（Ｃ）はナ
ントゲート７の出力、（ｄ）はアンドゲート８の出力（
ｅ） 、 （ｎ 、（２）、（ト）） 、 （ｉ）はそ
れぞれテストモード選択出力信号１０，１１，１２，１
３，１４、（ｊ）はキャリー信号１５を示したものであ
る。なお、この第２図において、斜線部分は不定状態を
示す。
つぎに第１図に示す実施例の動作を第２図を参照して説
明する。
明する。
まず、リセットに対応する入力信号１（第２図（ａ）参
照）はＤフリップフロップ５．６およびナントゲート７
で構成する有効エツジ微分回路によって第２図（Ｃ）に
示すようなナントゲート７の出力信号を出力し、カウン
タ９をリセットする。そして、リセットが有効である間
クロックに対応する入力信号２（第２図Φ）参照）は第
２図（ｄ）に示すアンドゲート８の出力のように出力さ
れ、カラ／り９はこのクロック信号をカウントする。
照）はＤフリップフロップ５．６およびナントゲート７
で構成する有効エツジ微分回路によって第２図（Ｃ）に
示すようなナントゲート７の出力信号を出力し、カウン
タ９をリセットする。そして、リセットが有効である間
クロックに対応する入力信号２（第２図Φ）参照）は第
２図（ｄ）に示すアンドゲート８の出力のように出力さ
れ、カラ／り９はこのクロック信号をカウントする。
つぎに、リセットに対応する入力信号１が有効でなくな
ると、Ｄフリップ７０ツブ６の出力によ ・シアノドゲ
ート８がマスクされ、カウンタ９はカウントをやめる。
ると、Ｄフリップ７０ツブ６の出力によ ・シアノドゲ
ート８がマスクされ、カウンタ９はカウントをやめる。
このときのカウンタ９の出力であるテストモード選択出
力信号１０〜１４の状態（第２図（ｅ）〜（ｉ）参照）
によってテストモードはリセットに対応する入力信号１
の長さく第２図（ａ）参照）によりカウント数が変化す
るので数種類選択できる。また、リセットに対応する入
力信号１が十分に長くカウンタ９がキャリー信号１５（
第２図Ｕ）参照）を出力すると、アンドゲート８によっ
てクロックに対応する入力信号２はマスクされ、カウン
タ９はそれ以上カウントしない。この場合を通常モード
とすれば、その後にシステム全体を配線３を通してリセ
ットできるようになる。
力信号１０〜１４の状態（第２図（ｅ）〜（ｉ）参照）
によってテストモードはリセットに対応する入力信号１
の長さく第２図（ａ）参照）によりカウント数が変化す
るので数種類選択できる。また、リセットに対応する入
力信号１が十分に長くカウンタ９がキャリー信号１５（
第２図Ｕ）参照）を出力すると、アンドゲート８によっ
てクロックに対応する入力信号２はマスクされ、カウン
タ９はそれ以上カウントしない。この場合を通常モード
とすれば、その後にシステム全体を配線３を通してリセ
ットできるようになる。
以上説明したように、本発明によれば、テストモードを
選択するために入力信号を増さずにクロックに対応する
入力信号とリセットに対応する入力信号によってテスト
モードを選択することができる効果がある。
選択するために入力信号を増さずにクロックに対応する
入力信号とリセットに対応する入力信号によってテスト
モードを選択することができる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の動作説明に供するタイムチャートである。 １・・・・リセットに対応する入力信号、２・・Φ・ク
ロックに対応する入力信号、５．６・・・・Ｄフリップ
７０ツブ、Ｉ・・・・ナントゲート、８・・・・アンド
ゲート、９・自・ｅカウンタ、１０〜１４・拳・拳テス
トモード選択出力信号、１５・・・・キャリー信号。
図の動作説明に供するタイムチャートである。 １・・・・リセットに対応する入力信号、２・・Φ・ク
ロックに対応する入力信号、５．６・・・・Ｄフリップ
７０ツブ、Ｉ・・・・ナントゲート、８・・・・アンド
ゲート、９・自・ｅカウンタ、１０〜１４・拳・拳テス
トモード選択出力信号、１５・・・・キャリー信号。
Claims (1)
- リセットに対応する入力信号の有効エッジをクロックに
対応する入力信号で微分する微分回路と、この微分回路
でリセットされ前記リセットに対応する入力信号の有効
期間に前記クロックに対応する入力信号でカウントしキ
ャリー信号が出るまでは少なくとも１つ以上のテストモ
ード選択信号を出力しかつ該キャリー信号でクロック信
号をマスクし、その後カウントしないカウンタとを備え
てなることを特徴とするテストモード選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62138865A JPS63304181A (ja) | 1987-06-04 | 1987-06-04 | テストモ−ド選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62138865A JPS63304181A (ja) | 1987-06-04 | 1987-06-04 | テストモ−ド選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63304181A true JPS63304181A (ja) | 1988-12-12 |
Family
ID=15231933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62138865A Pending JPS63304181A (ja) | 1987-06-04 | 1987-06-04 | テストモ−ド選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63304181A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06118143A (ja) * | 1992-10-01 | 1994-04-28 | Matsushita Electron Corp | テストモード設定回路およびテストモード設定方法 |
-
1987
- 1987-06-04 JP JP62138865A patent/JPS63304181A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06118143A (ja) * | 1992-10-01 | 1994-04-28 | Matsushita Electron Corp | テストモード設定回路およびテストモード設定方法 |
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