JPH02215225A - モード設定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、多種の機能が混載された集積回路に対し、そ
の回路の動作モードを設定するモード設定回路に関する
。

（０）従来の技術 高集積化が図られる集積回路装置（以下ＩＣとする）に
於いては、利用範囲を拡大するために多種の機能が混載
される。このような多機能のＩＣは、通常多数のモード
で動作が可能なように構成されており、その動作モード
の設定が問題となる。

第４図は上述の如きＩＣの動作モードを設定するための
モード設定回路の構成図である。主回路（１）は、例え
ばゲートアレイ構成のタイミング信号生成回路で、外部
から供給される基本クロックＣＫに基づいて種々のタイ
ミングクロックを発生するように構成されており、モー
ド設定信号に依って動作モードが設定される。この動作
モードは、モード設定信号のビット数に等しい種類だけ
設定可能であり、例えば４ビットのモード設定信号Ｍ□
〜Ｍ４に依れば４種類のモードが設定できる。即ち、モ
ード設定信号Ｍ、〜Ｍ４は、何れか１ビットに「１」が
設定され、その他のビットには「Ｏ」が設定されること
になり、主回路（１）は「１」が設定されたビットに対
応するモードで動作する。デコーダ（２）は、動作モー
ドを選択する選択信号Ｓ、、Ｓ、に従って動作するもの
で、選択信号Ｓ０．Ｓｓの示すビットのみに「１」が設
定されるモード設定信号Ｍ　ｌ’−Ｍ４を出力する。選
択信号は、設定するモードの種類（モード設定信号のビ
ット数）に応じたビット数が必要であり、４種類の動作
モードがある場合には２ビット必要となる。

（ハ）発明が解決しようとする課題 一般に、デコーダ（２）と主回路（１）とは同一の基板
（３）上に設けられており、選択信号が外部から基板（
３）に入力されることになる。そこで主回路（１〉の動
作モードが多数となれば、選択信号のビット数が多くな
るため、基板（３）に入力する信号のビット数が増す。

従ってＩＣ化する場合に端子数の増大を招くことになる
。

高密度実装により装置の／Ｊ％型軽量化が望まれる場合
には、その装置に搭載するＩＣの端子数が増大すると装
置内の配線が増大することから、端子数の多いＩＣは小
型軽量化の障害となる。

また、ＩＣの端子数はある程度制限された数であること
から、モード設定のための入力端子数が増大すると出力
端子数を十分に得られなくなり、ＩＣを機能的に動作き
せることが困難になる。

（ニ）課題を解決するための手段 本発明は、上述の課題を解決するためになされたもので
、複数のモードで動作可能な主回路部にｎビット（ｎは
２以上の整数）のモード設定信号を与えることに依り上
記主回路部の動作モードを選択的に設定するモード設定
回路に於いて、第１の特徴とするところは、上記主回路
の複数本の出力のうちｎ本がｎ個の論理ゲートの入力の
一方に夫々接続されると共に、そのｎ本の出力から選択
された１出力が上記論理ゲートの各入力の他方に接続さ
れ、上記ｎ個の論理ゲートの出力に基づいてｎビットの
モード設定信号を得ることにある。

そして、第２の特徴とするところは、ｎビットの第１．
２７ウンタの出力の各ビットがｎ個の論理ゲートの入力
の一方に夫々接続されると共に、上記第１カウンタと共
通のクロックでカウントされ且つ同一タイミングでリセ
ットされるｎビットの第２カウンタの出力から選択され
た１ビットが上記論理ゲートの各入力の他方に接続され
、上記ｎ個の論理ゲートの出力に基づいてｎビットのモ
ード設定信号を得ることにある。

り＊）作用 本発明に依れば、主回路の出力、或いは第２カウンタの
出力のうちのひとつを選択してｎ個の論理ゲートの各入
力に与えることで、ｎ個の論理ゲートのうちの１つの論
理ゲートから特定の出力が得られることになり、この特
定の出力が得られる論理ゲートに対応するビットのみが
他のビットと異なる値に設定されたモード設定信号を得
られる。

従って、ｎ個の論理ゲートが主回路と同一基板上に設け
られた場合、主回路の出力、或いは第２カウンタの出力
から選択されたひとつの信号の入力で主回路の動作モー
ドが設定される。

（へ）実施例 本発明の実施例を図面に従って説明する。

第１図は本発明モード設定回路の構成図であり、４ビッ
ト構成、即ち動作モードが４種類の場合を示す、主回路
（１）は第４図と同様に基本クロックＧＫに基づいて種
々のタイミングクロックＣＫを出力し、このうち４種類
のタイミングクロックＴ、−Ｔ、がモード設定用に用い
られる。タイミングクロックＴ、−Ｔ、は、夫々第１〜
第４のＥＸＯＲ（排他的論理和）ゲート（４ａ）　〜（
４ｄ）の−方の入力に接続されると共に、切換回路（５
）に依ってタイミングクロックＴ　Ｉ”　Ｔ　ａのうち
１つが選択される。この切換回路（５）で選択されたタ
イミングクロックは、ＥＸＯＲゲート（４ａ）〜（４ｄ
）の各入力の他方に接続される。各ＥＸＯＲゲート（４
ａ）〜（４ｄ）は夫々判定信号ｍ、〜ｍ４を出力するも
のであり、再入力が一致したときに１０」を出力し、そ
の他のときには「１」を出力する。従って、再入力に同
一のタイミングパルスが入力されるＥＸＯＲゲートは、
出力が常に「０．となり、その他のＥＸＯＲゲートの出
力は、「０」とｒｌ。

とを繰り返す、この繰り返しのパターンは、タイミング
パルスに従うものであり、各タイミングパルスに依って
異なる。

そして、設定信号発生回路（６）は、判定信号ｍ。

〜ｍ、のうち常に１″０」となっている信号に対応する
ビットのみ「１」となるモード設定信号Ｍ１〜Ｍ４を出
力する。従って、例えば切換回路（５）がタイミングパ
ルスＴ、を選択した場合、ＥＸＯＲゲート（４ｃ）の再
入力が常に一致し、判定信号ｍ。

は常に「０」となり、モード設定信号Ｍ、が「１」とな
る、このとき、判定信号ｍ　ｌｒ　ｆｆ）　を及びｍ４
は「１」と「０」とをタイミングパルスＴ、、Ｔ、及び
Ｔ４に従って繰り返しており、モード設定信号Ｍ、、Ｍ
、及びＭ、は「０」となる、従って主回路（１）は、モ
ード設定信号Ｍ、に対応する動作モードに設定される。

このようなモード設定回路は、ＥＸｏＲゲート（４ａ）
〜（４ｄ）及び設定信号発生回路（６）が主回路（１）
と同一の基板（３′）上に設けられ、切換回路（５）が
外付けして設けられる。即ち、基板（３′）上にワンチ
ップ化されたＩＣに対し、切換スイッチを外付けし、Ｉ
Ｃの出力端子（７ａ）〜（７ｄ）からの信号を選択的に
モード設定端子（８）に与えるように構成される０以上
の構成に依れば、ＩＣが本来備えている出力端子（７ａ
）〜（７ｄ）を用いてモード設定を行うことができるた
め、モード設定用の端子は１つでよくなる。従って動作
モードが多くなった場合でも、出力端子の数の範囲内に
於いては端子数の増大は必要ない。

第２図は、本発明の他の実施例を示す構成図でｈる。こ
の図に於いて、ＥＸＯＲゲート（４ａ）　〜（４ｄ）、
設定信号発生回路（６）及び主回路（１）は第１図と同
一であり同一符号が付しである。

第１のステップカウンタ（１１）は、基本クロックＧＫ
でカウントされると共にリセットパルスＲ８でリセット
され、各出力Ｑ□〜ＱＩ４がＥＸＯＲゲート（４ａ）〜
（４ｄ）の一方の入力に夫々接続される。一方、第２の
ステップカウンタ（１２）は、第１のステップカウンタ
（１１）と同一であり、基本クロックＣＫでカウントさ
れ、リセットパルスＲ５でリセットきれることで第１の
ステップカウンタ（１１）に同期せしめられている。こ
の第２のステップカウンタ（１２）の各出力Ｑ□〜Ｑｔ
４は、第１のステップカウンタ（１１）の各出力Ｑ１□
〜Ｑ、４と夫々−致し、切換回路（１３）に於いて出力
Ｑ！１〜Ｑ倉、のうち１つが選択されて各ＥＸＯＲゲー
）−（４ａ）〜（４ｄ）の他方の入力に接続される。従
って、第１図と同様にＥＸＯＲゲート（４ａ）〜（４ｄ
）から得られる判定信号ｍ１〜ｍ４は、切換回路（１３
）で選択される出力Ｑｍ＋”（Ｌａに応じて何れか１つ
が「Ｏヨに固定されることになり、この判定信号に従っ
て何れか１ビットのみが「１」となるモード設定信号Ｍ
、〜Ｍ、が設定信号発生回路（６）から得られる。

このようなモード設定回路は、第１図と同様にＥＸＯＲ
ゲート（４ａ）〜（４ｄ）及び設定信号発生回路（６）
に加えて第１のステップカウンタ（１１）が主回路（１
）と同一の基板（３”）上に設けられ、第２のステップ
カウンタ（１２）及び切換回路（１３）が外付けして設
けられる。即ち、基板（３”）上にワンチップ化された
ＩＣに対し、内蔵された第１のステップカウンタ（１１
）と同一のステップカウンタと切換スイッチとをＩＣに
外付けし、ステップカウンタの出力を選択的にモード設
定端子り８）に与えるように構成される。以上の構成に
依れば、モード設定端子（８）に加えて第１及び第２の
ステップカウンタ（１１）（１２）を同期させるための
基本クロックＣＫの入力端子（９）とリセットパルスＳ
Ｒの出力端子（１０）との３端子で動作モードを設定す
ることができる。また、基本タロツクＣＫは、主回路（
１）に入力されるものと共通にすることも可能である。

従って、両ステップカウンタ（１１ン（１２）のビット
数の増設に依り、モード設定のための入力端子を増加す
ることなく動作モードを多くとることができる。

第３図は、上述の設定信号発生回路＜６〉の−例を示す
回路図である。

フリップフロップ（６１ａ）〜（６１ｄ）のＲ（リセッ
ト）端子には、判定信号ｍ、−ｍ４が夫々入力され、Ｓ
（セット）端子にはＯＲ回路（６２）の出力が入力きれ
る。フリップフロップ（６１ａ）〜（６１ｄ）のＱ出力
は、夫々ＡＮＤゲート（６３ａ）〜（３６ｄ）の入力の
一方に夫々入力されると共に、判定回路（６４）に入力
される０判定回路（６４）は、入力された４ビ・７トの
信号が１ビットだけ「１」になったときにｒｌ、を出力
し、「１」が２ビット以上ある場合にはｒ□、を出力す
る。そして、判定回路（６４）の出力がＡＮＤゲート（
６３ａ）　〜（６３ｄ）の各入力の他方に入力され、Ａ
ＮＤゲート（６３ａ）〜（３６ｄ）の出力が４ビットの
モード設定信号Ｍ、−Ｍ、とじて出力される。

一方、フリップフロップ（６１ａ）〜（６１ｄ）の各出
力は、ＮＯＲゲート（６５）に入力され、ブリップフロ
ップ（６１ａ）〜（６１ｄ）の各出力が全て「０」とな
ったときにＯＲゲート（６２）の入力にｒｌ、が与えら
れる。また、ＯＲゲート（６２）には、パワーオンリセ
ット信号ＰＲが入力され、パワーオンリセット信号ＰＲ
とＮＯＲゲート（６５）の出力との論理和が各フリップ
フロップ（６１ａ）〜（６１ｄ）のＳ端子に入力される
。従って、各フリッププロップ（６１ａ）〜（６１ｄ）
はＯＲゲート（６２）の出力に依って初期設定され各Ｑ
出力が「１」となる。そこで、判定信号ｍ。

〜ｍ、が１１」になると、対応するフリップフロップの
Ｑ出力が「０」となり、フリップフロップ（６１ａ）〜
（６１ｄ）のうちの３つのＱ出力が「０」となった時点
で判定回路（６４）の出力が）「１」となり、ＡＮＤゲ
ート（６３ａ）〜（６３ｄ）からモード設定信号Ｍ、〜
Ｍ４が出力される。即ち、判定信号ｍ、〜ｍ４のうち、
設定すべき動作モードに対応する信号が「Ｏ」に固定き
れているのに対し、その他の信号はあるタイミングで「
１」となり得るため、「Ｏ」に固定される判定信号に対
するビットが「１」となるモード設定信号Ｍ、〜Ｍ４が
得られる。

尚、ノイズに依る誤動作を防止するために、ブリップフ
ロップ（６１ａ）〜（６１ｄ）のＳ端子及びＲ端子への
信号の読み込みを基本クロックＣＫに同期させるよう構
成することで、信頼性の向上が図れる。

以上の実施例に於いては、４種類の動作モードを設定可
能な４ビット構成のモード設定回路を例示したが、５ビ
ット以上の構成として５種類以上の動作モードを設定可
能とすることは、容易に得られる。

（ト）発明の効果 本発明に依ねば、入力端子数の増大なしに動作モードの
設定数を増すことが可能となることから、動作モード数
の多い多機能のＩＣの端子数を削減でき、このＩＣを搭
載する装置の小型軽量化に有効である。

また、端子数が限られたＩＣに於いては、入力端子数の
減少分を出力端子として用いることもできるため、ＩＣ
を機能的動作させることができ、機能の有効活用が望め
る。

【図面の簡単な説明】

第１図は本発明モード設定回路の一実施例を示す構成図
、第２図は他の実施例を示す構成図、第３図は第１図及
び第２図の設定信号発生回路の一例を示す回路図、第４
図は従来のモード設定回路を示す構成図である。 （１）・・・主回路、　（２）・・・デコーダ、　（３
）（３’）（３“）・・・基板、　（４ａ）〜（４ｄ）
−Ｅ　Ｘ　ＯＲゲート、　（５）（１３）・・・切換回
路、　（６）・・・設定信号発生回路、（７ａ）〜（７
ｄ）・・・出力端子、　（８）・・・モード設定端子、
　（１１）（１２）・・・ステップカウンタ。 第２図

Claims (4)

【特許請求の範囲】
1. （１）複数のモードで動作可能な主回路部にｎビット（
   ｎは２以上の整数）のモード設定信号を与えることに依
   り上記主回路部の動作モードを選択的に設定するモード
   設定回路に於いて、 上記主回路部の複数本の出力のうちｎ本がｎ個の論理ゲ
   ートの入力の一方に夫々接続されると共に、 そのｎ本の出力から選択された１出力が上記論理ゲート
   の各入力の他方に接続され、 上記ｎ個の論理ゲートの出力に基づいてｎビットのモー
   ド設定信号を得ることを特徴とするモード設定回路。
2. （２）請求項第１項記載のモード設定回路に於いて、 上記ｎ個の論理ゲートが上記主回路と同一基板上に設け
   られ、 上記主回路の複数本の出力のうちのｎ本から１本を選択
   する選択手段が上記主回路基板に外付けして設けられた
   ことを特徴とするモード設定回路。
3. （３）複数のモードで動作可能な主回路部にｎビット（
   ｎは２以上の整数）のモード設定信号を与えることに依
   り上記主回路部の動作モードを選択的に設定するモード
   設定回路に於いて、 ｎビットの第１カウンタの出力の各ビットがｎ個の論理
   ゲートの入力の一方に夫々接続されると共に、 上記第１カウンタと共通のクロックでカウントされ且つ
   同一タイミングでリセットされるｎビットの第２カウン
   タの出力から選択された１ビットが上記論理ゲートの各
   入力の他方に接続され、上記ｎ個の論理ゲートの出力に
   基づいてｎビットのモード設定信号を得ることを特徴と
   するモード設定回路。
4. （４）請求項第２項記載のモード設定回路に於いて、 上記ｎ個の論理ゲート及び上記第１カウンタが上記主回
   路と同一基板上に設けられ、 上記第２カウンタの出力から１ビットを選択する選択手
   段が上記第２カウンタと共に上記主回路基板に外付けし
   て設けられたことを特徴とするモード設定回路。