JPS636166B2 - - Google Patents
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- Publication number
- JPS636166B2 JPS636166B2 JP11393981A JP11393981A JPS636166B2 JP S636166 B2 JPS636166 B2 JP S636166B2 JP 11393981 A JP11393981 A JP 11393981A JP 11393981 A JP11393981 A JP 11393981A JP S636166 B2 JPS636166 B2 JP S636166B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- circuit
- gate circuit
- flop
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/54—Ring counters, i.e. feedback shift register counters
- H03K23/544—Ring counters, i.e. feedback shift register counters with a base which is an odd number
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は従来よりも少ない部品点数あるいは回
路素子数で構成し得る３進リングカウンタを提供
するものである。
路素子数で構成し得る３進リングカウンタを提供
するものである。
第１図は従来より、よく知られた３進リングカ
ウンタの論理構成図を示したもので、３個のセツ
ト端子あるいはリセツト端子付のＤフリツプフロ
ツプ回路の相互接続によつて構成されている。
ウンタの論理構成図を示したもので、３個のセツ
ト端子あるいはリセツト端子付のＤフリツプフロ
ツプ回路の相互接続によつて構成されている。
端子Ｃがクロツクパルス入力端子であり、端子
Ｐは動作スタート時にＤフリツプフロツプ回路１
をセツト状態、Ｄフリツプフロツプ回路２および
３をリセツト状態にしておいて、回路が誤動作す
るのを防止するためのプリセツトパルス入力端子
であり、端子Ｘ，Ｙ，Ｚはそれぞれ第１、第２、
第３の信号出力端子である。
Ｐは動作スタート時にＤフリツプフロツプ回路１
をセツト状態、Ｄフリツプフロツプ回路２および
３をリセツト状態にしておいて、回路が誤動作す
るのを防止するためのプリセツトパルス入力端子
であり、端子Ｘ，Ｙ，Ｚはそれぞれ第１、第２、
第３の信号出力端子である。
今、第１図のクロツクパルス入力端子Ｃ、プリ
セツトパルス入力端子Ｐにそれぞれ第２図にＣお
よびＰで示す様な信号が印加されたとき、前記Ｄ
フリツプフロツプ回路１，２，３の出力信号の波
形はそれぞれ第２図にQ1、Q2、Q3で示す様にな
る。
セツトパルス入力端子Ｐにそれぞれ第２図にＣお
よびＰで示す様な信号が印加されたとき、前記Ｄ
フリツプフロツプ回路１，２，３の出力信号の波
形はそれぞれ第２図にQ1、Q2、Q3で示す様にな
る。
ところで、この回路ではクロツクパルスを３個
計数するのに３個のフリツプフロツプ回路を必要
とし、通常のカウンタに比べるとフリツプフロツ
プ回路の利用効率がきわめて悪いという問題があ
る。
計数するのに３個のフリツプフロツプ回路を必要
とし、通常のカウンタに比べるとフリツプフロツ
プ回路の利用効率がきわめて悪いという問題があ
る。
ちなみに、セツトあるいはリセツト端子付のＤ
フリツプフロツプ回路を構成するには、通常、２
入力NANDゲート換算で６〜８ゲート必要（正
確なゲート数はICプロセスとしてＣ−MOSを用
いるか、あるいはTTL、I2Lを用いるかによつて
異なる。）とする。
フリツプフロツプ回路を構成するには、通常、２
入力NANDゲート換算で６〜８ゲート必要（正
確なゲート数はICプロセスとしてＣ−MOSを用
いるか、あるいはTTL、I2Lを用いるかによつて
異なる。）とする。
また、例えばRCA社のCD−4013に代表される
様なデイスクリートICでは１パツケージあたり
２個のＤフリツプフロツプ回路が収納されてお
り、３進のリングカウンタを前記ICで構成する
場合、前記ICを２個使用して４個のフリツプフ
ロツプ回路のうち１個は利用されないことにな
り、はなはだ不経済な結果となる。
様なデイスクリートICでは１パツケージあたり
２個のＤフリツプフロツプ回路が収納されてお
り、３進のリングカウンタを前記ICで構成する
場合、前記ICを２個使用して４個のフリツプフ
ロツプ回路のうち１個は利用されないことにな
り、はなはだ不経済な結果となる。
さらには、プリセツトパルスを外部から供給す
る必要があり、外部回路が複雑になると言う問題
もある。
る必要があり、外部回路が複雑になると言う問題
もある。
本発明は２個のＤフリツプフロツプ回路と２個
の一致ゲート回路によつて３進リングカウンタを
実現し、上述の様な問題を解消するものである。
の一致ゲート回路によつて３進リングカウンタを
実現し、上述の様な問題を解消するものである。
第３図は本発明の一実施例に係る３進リングカ
ウンタの論理構成図を示したもので、第１のＤフ
リツプフロツプ回路１の反転出力端子1は第２
のＤフリツプフロツプ回路２のデイレイ端子D2
に接続され、前記第１のＤフリツプフロツプ回路
１の反転出力端子1と前記第２のＤフリツプフ
ロツプ回路２の出力端子Q2にはORゲート回路４
の入力端子がそれぞれ接続されている。前記OR
ゲート回路４の出力端子は前記第１のＤフリツプ
フロツプ回路１のデイレイ端子D1に接続され、
前記第１および第２のＤフリツプフロツプ回路１
および２のクロツク端子C1，C2は共通接続され
て、クロツクパルス入力端子Ｃに接続されてい
る。前記ORゲート回路４の出力端子と前記Ｄフ
リツプフロツプ回路２の反転出力端子2には、
それぞれANDゲート回路５の入力端子が接続さ
れ、さらに前記ORゲート回路４の出力端子には
インバータ６の入力端子が接続され、前記インバ
ータ６の出力端子は第１の信号出力端子Ｘに接続
され、前記ANDゲート回路５の出力端子は第２
の信号出力端子Ｙに接続され、前記Ｄフリツプフ
ロツプ回路２の出力端子Q2は第３の信号出力端
子Ｚに接続されている。
ウンタの論理構成図を示したもので、第１のＤフ
リツプフロツプ回路１の反転出力端子1は第２
のＤフリツプフロツプ回路２のデイレイ端子D2
に接続され、前記第１のＤフリツプフロツプ回路
１の反転出力端子1と前記第２のＤフリツプフ
ロツプ回路２の出力端子Q2にはORゲート回路４
の入力端子がそれぞれ接続されている。前記OR
ゲート回路４の出力端子は前記第１のＤフリツプ
フロツプ回路１のデイレイ端子D1に接続され、
前記第１および第２のＤフリツプフロツプ回路１
および２のクロツク端子C1，C2は共通接続され
て、クロツクパルス入力端子Ｃに接続されてい
る。前記ORゲート回路４の出力端子と前記Ｄフ
リツプフロツプ回路２の反転出力端子2には、
それぞれANDゲート回路５の入力端子が接続さ
れ、さらに前記ORゲート回路４の出力端子には
インバータ６の入力端子が接続され、前記インバ
ータ６の出力端子は第１の信号出力端子Ｘに接続
され、前記ANDゲート回路５の出力端子は第２
の信号出力端子Ｙに接続され、前記Ｄフリツプフ
ロツプ回路２の出力端子Q2は第３の信号出力端
子Ｚに接続されている。
さて第３図の回路において、クロツクパルスが
印加される直前までのＤフリツプフロツプ回路
２，１の出力〔Q2、Q1〕が〔０、１〕であつた
とすると、出力端子Ｘ，Ｙ，Ｚのレベルは、それ
ぞれ“１”、“０”、“０”になつており、クロツク
パルスのリーデイングエツジにおいて前記出力
〔Q2、Q1〕は〔０、０〕に移行し、前記出力端子
Ｘ，Ｙ，Ｚのレベルは、それぞれ“０”、“１”、
“０”となる。
印加される直前までのＤフリツプフロツプ回路
２，１の出力〔Q2、Q1〕が〔０、１〕であつた
とすると、出力端子Ｘ，Ｙ，Ｚのレベルは、それ
ぞれ“１”、“０”、“０”になつており、クロツク
パルスのリーデイングエツジにおいて前記出力
〔Q2、Q1〕は〔０、０〕に移行し、前記出力端子
Ｘ，Ｙ，Ｚのレベルは、それぞれ“０”、“１”、
“０”となる。
２発目のクロツクパルスのリーデイングエツジ
において、前記出力〔Q2、Q1〕は〔１、１〕に
移行し、前記出力端子Ｘ，Ｙ，Ｚのレベルは、そ
れぞれ“０”、“０”、“１”となり、３発目のクロ
ツクパルスのリーデイングエツジにおいて、前記
出力〔Q2、Q1〕は〔０、１〕に移行し、前記出
力端子Ｘ，Ｙ，Ｚのレベルは、それぞれ“１”、
“０”、“０”となり、以後同様の状態遷移を繰り
返し、前記信号出力端子Ｘ，Ｙ，Ｚに現われる信
号波形は第４図にＸ，Ｙ，Ｚで示す如くとなる。
において、前記出力〔Q2、Q1〕は〔１、１〕に
移行し、前記出力端子Ｘ，Ｙ，Ｚのレベルは、そ
れぞれ“０”、“０”、“１”となり、３発目のクロ
ツクパルスのリーデイングエツジにおいて、前記
出力〔Q2、Q1〕は〔０、１〕に移行し、前記出
力端子Ｘ，Ｙ，Ｚのレベルは、それぞれ“１”、
“０”、“０”となり、以後同様の状態遷移を繰り
返し、前記信号出力端子Ｘ，Ｙ，Ｚに現われる信
号波形は第４図にＸ，Ｙ，Ｚで示す如くとなる。
尚、クロツクパルスが印加される直前に前記出
力〔Q2、Q1〕が〔１、０〕であつたとすると、
そのときのORゲート回路４の出力レベルは
“１”になつているので、１発目のクロツクパル
スのリーデイングエツジにおいて、前記出力
〔Q2、Q1〕は〔１、１〕に移行し、以後再び出力
が〔１、０〕となることはない。
力〔Q2、Q1〕が〔１、０〕であつたとすると、
そのときのORゲート回路４の出力レベルは
“１”になつているので、１発目のクロツクパル
スのリーデイングエツジにおいて、前記出力
〔Q2、Q1〕は〔１、１〕に移行し、以後再び出力
が〔１、０〕となることはない。
第４図の信号波形と第２図の信号波形を比較す
れば明らかな様に、第３図の３進リングカウンタ
では２個のＤフリツプフロツプ回路と簡単なゲー
ト回路によつて第１図の３進リングカウンタと同
等の機能を発揮させることが出来、しかもプリセ
ツトパルスを印加しなくとも誤動作の恐れは全く
ない。
れば明らかな様に、第３図の３進リングカウンタ
では２個のＤフリツプフロツプ回路と簡単なゲー
ト回路によつて第１図の３進リングカウンタと同
等の機能を発揮させることが出来、しかもプリセ
ツトパルスを印加しなくとも誤動作の恐れは全く
ない。
すなわち、クロツクパルスが印加される直前ま
でのＤフリツプフロツプ回路２および１の出力状
態としては、〔０、０〕、〔０、１〕、〔１、０〕
〔１、１〕の４通りが考えられるが、いずれの状
態であつても、〔１、１〕→〔０、１〕→〔０、
１〕→〔１、１〕→〔０、１〕の変化サイクルに
引き込まれる。
でのＤフリツプフロツプ回路２および１の出力状
態としては、〔０、０〕、〔０、１〕、〔１、０〕
〔１、１〕の４通りが考えられるが、いずれの状
態であつても、〔１、１〕→〔０、１〕→〔０、
１〕→〔１、１〕→〔０、１〕の変化サイクルに
引き込まれる。
この様に本発明の３進リングカウンタは、第１
のＤフリツプフロツプ回路１の反転出力端子1
を第２のＤフリツプフロツプ回路２のデイレイ端
子D2に接続し、前記第１および第２のＤフリツ
プフロツプ回路１，２の一方の出力端子Q1また
はQ2と他方の反転出力端子2または1に第１の
一致ゲート回路（第３図の実施例ではORゲート
回路４）の入力端子をそれぞれ接続し、前記第１
の一致ゲート回路の出力端子を前記第１のＤフリ
ツプフロツプ回路のデイレイ端子D1に接続し、
前記第１および第２のＤフリツプフロツプ回路の
クロツク端子C1，C2を共通接続してクロツクパ
ルス入力端子Ｃに接続し、前記第１の一致ゲート
回路の出力信号と前記第２のＤフリツプフロツプ
回路２の出力信号を、それぞれ第２の一致ゲート
回路（第３図の実施例ではANDゲート回路５）
の入力端子に印加し、前記第１の一致ゲート回
路、前記第２の一致ゲート回路、前記第２のＤフ
リツプフロツプ回路の出力信号からそれぞれ第
１、第２、第３の出力信号を取り出すように構成
したもので、前記第１、第２の一致ゲート回路と
しては第３図のORゲート回路、ANDゲート回路
の他にNANDゲート回路、NORゲート回路も用
いることが出来る。
のＤフリツプフロツプ回路１の反転出力端子1
を第２のＤフリツプフロツプ回路２のデイレイ端
子D2に接続し、前記第１および第２のＤフリツ
プフロツプ回路１，２の一方の出力端子Q1また
はQ2と他方の反転出力端子2または1に第１の
一致ゲート回路（第３図の実施例ではORゲート
回路４）の入力端子をそれぞれ接続し、前記第１
の一致ゲート回路の出力端子を前記第１のＤフリ
ツプフロツプ回路のデイレイ端子D1に接続し、
前記第１および第２のＤフリツプフロツプ回路の
クロツク端子C1，C2を共通接続してクロツクパ
ルス入力端子Ｃに接続し、前記第１の一致ゲート
回路の出力信号と前記第２のＤフリツプフロツプ
回路２の出力信号を、それぞれ第２の一致ゲート
回路（第３図の実施例ではANDゲート回路５）
の入力端子に印加し、前記第１の一致ゲート回
路、前記第２の一致ゲート回路、前記第２のＤフ
リツプフロツプ回路の出力信号からそれぞれ第
１、第２、第３の出力信号を取り出すように構成
したもので、前記第１、第２の一致ゲート回路と
しては第３図のORゲート回路、ANDゲート回路
の他にNANDゲート回路、NORゲート回路も用
いることが出来る。
ちなみに、第５図、第６図はいずれも本発明の
別の実施例で、第５図では第１の一致ゲート回路
としてNANDゲート回路７が用いられ、第６図
では第２の一致ゲート回路としてNORゲート回
路８が用いられている。
別の実施例で、第５図では第１の一致ゲート回路
としてNANDゲート回路７が用いられ、第６図
では第２の一致ゲート回路としてNORゲート回
路８が用いられている。
以上の様に本発明の３進リングカウンタは、２
個のＤフリツプフロツプ回路と簡単なゲート回路
によつて実現出来るため、従来回路に比べるとき
わめて回路構成が簡単になり、使用電力の節減や
信頼性の向上、トータルコストの低下などの利点
があり、大なる効果を奏するものである。
個のＤフリツプフロツプ回路と簡単なゲート回路
によつて実現出来るため、従来回路に比べるとき
わめて回路構成が簡単になり、使用電力の節減や
信頼性の向上、トータルコストの低下などの利点
があり、大なる効果を奏するものである。
第１図は従来例を示す論理構成図、第２図は第
１図の各部の信号波形図、第３図は本発明の一実
施例に係る３進リングカウンタの論理構成図、第
４図は第３図の各部の信号波形図、第５図および
第６図はそれぞれ本発明の別の実施例を示す論理
構成図である。 １，２……Ｄフリツプフロツプ回路、４……
ORゲート回路、５……ANDゲート回路、７……
NANDゲート回路、８……NORゲート回路。
１図の各部の信号波形図、第３図は本発明の一実
施例に係る３進リングカウンタの論理構成図、第
４図は第３図の各部の信号波形図、第５図および
第６図はそれぞれ本発明の別の実施例を示す論理
構成図である。 １，２……Ｄフリツプフロツプ回路、４……
ORゲート回路、５……ANDゲート回路、７……
NANDゲート回路、８……NORゲート回路。
Claims (1)
- １ 第１のＤフリツプフロツプ回路の反転出力端
子を第２のＤフリツプフロツプ回路のデイレイ端
子に接続し、前記第１および第２のＤフリツプフ
ロツプ回路の一方の出力端子と他方の反転出力端
子に第１の一致ゲート回路の入力端子をそれぞれ
接続し、前記第１の一致ゲート回路の出力端子を
前記第１のＤフリツプフロツプ回路のデイレイ端
子に接続し、前記第１および第２のＤフリツプフ
ロツプ回路のクロツク端子を共通接続してクロツ
クパルス入力端子に接続し、前記第１の一致ゲー
ト回路の出力信号と前記第２のＤフリツプフロツ
プ回路の出力信号をそれぞれ第２の一致ゲート回
路の入力端子に印加し、前記第１の一致ゲート回
路、前記第２の一致ゲート回路、前記第２のＤフ
リツプフロツプ回路の出力端子から、それぞれ第
１、第２、第３の出力信号を取り出すように構成
したことを特徴とする３進リングカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56113939A JPS5815332A (ja) | 1981-07-20 | 1981-07-20 | ３進リングカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56113939A JPS5815332A (ja) | 1981-07-20 | 1981-07-20 | ３進リングカウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5815332A JPS5815332A (ja) | 1983-01-28 |
| JPS636166B2 true JPS636166B2 (ja) | 1988-02-08 |
Family
ID=14624982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56113939A Granted JPS5815332A (ja) | 1981-07-20 | 1981-07-20 | ３進リングカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5815332A (ja) |
-
1981
- 1981-07-20 JP JP56113939A patent/JPS5815332A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5815332A (ja) | 1983-01-28 |
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