JPS58176725A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS58176725A JPS58176725A JP57058665A JP5866582A JPS58176725A JP S58176725 A JPS58176725 A JP S58176725A JP 57058665 A JP57058665 A JP 57058665A JP 5866582 A JP5866582 A JP 5866582A JP S58176725 A JPS58176725 A JP S58176725A
- Authority
- JP
- Japan
- Prior art keywords
- output
- logical
- reset
- memory
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
従来のマイクロコンピュータでは、電源投入後のリセッ
ト時にその出力ポートレジスタの各論理出力が全体的Ｋ
又はブロック単位で、高レベル若しくは低レベル又は高
出力インピーダンスのいずれかに統一されてしまう、こ
のため、かかる１イクロコンピユータにて制御対象を制
御する場合に、マイクロコンピュータの出力ポートレジ
スタのリセット時の論理出力が制御対象の論理に適合し
ない場合が生じる。これはマイクロコンピュータの信頼
性の低下につながる。又、上記の場合、マイクロコンピ
ュータと制御対象との関に論理合せ回路を設けなければ
ならなくなるが、これは製品の価格上昇につながる。
ト時にその出力ポートレジスタの各論理出力が全体的Ｋ
又はブロック単位で、高レベル若しくは低レベル又は高
出力インピーダンスのいずれかに統一されてしまう、こ
のため、かかる１イクロコンピユータにて制御対象を制
御する場合に、マイクロコンピュータの出力ポートレジ
スタのリセット時の論理出力が制御対象の論理に適合し
ない場合が生じる。これはマイクロコンピュータの信頼
性の低下につながる。又、上記の場合、マイクロコンピ
ュータと制御対象との関に論理合せ回路を設けなければ
ならなくなるが、これは製品の価格上昇につながる。
かかる点に鑑み、本発明はマイクロコンピュータ、イン
ターフェース等の論理出力ＩＣの出力ポートレジスタの
リセット時の論理出力を任意に指定することのできる集
積回路を提案せんとするものである。
ターフェース等の論理出力ＩＣの出力ポートレジスタの
リセット時の論理出力を任意に指定することのできる集
積回路を提案せんとするものである。
以下に、！１図を参照して、本発明をマイクロコンピュ
ータに適用した一実施例につき詳細に説明する。Ｑ（Ｉ
は論理出力ＩＣとしてのマイクロコンピュータを示し、
（１）はそのマイクロプロセッサ、（２）はこれに接続
された出力ポートレジスタである。
ータに適用した一実施例につき詳細に説明する。Ｑ（Ｉ
は論理出力ＩＣとしてのマイクロコンピュータを示し、
（１）はそのマイクロプロセッサ、（２）はこれに接続
された出力ポートレジスタである。
Ｆｏ、Ｆ１〜Ｆｎ−１は出力ポートレジスタ（２）を構
成するｎｌｌのＤ形フリッグフ四ツブ回路で、その各Ｑ
出力端子より出力端子（８Ｉ）、（８１）〜（８ｎ−ｒ
）が導出されている。各フリラグフロッグ回路Ｆ、、Ｆ
１〜Ｆｆｔ−１のＤ入力端子、Ｃ（クロック）入力端子
には、マイクロプロセッサ（１）よりの出力制御信号が
供給される。
成するｎｌｌのＤ形フリッグフ四ツブ回路で、その各Ｑ
出力端子より出力端子（８Ｉ）、（８１）〜（８ｎ−ｒ
）が導出されている。各フリラグフロッグ回路Ｆ、、Ｆ
１〜Ｆｆｔ−１のＤ入力端子、Ｃ（クロック）入力端子
には、マイクロプロセッサ（１）よりの出力制御信号が
供給される。
（３）はＲＯＭで、マスクＲＯＭ％ＨＰ−ＲＯＭ。
ＫＡ−ＲＯＭ、ｇＩＡＰ−ＲＯＭ等が可能である。この
ＲＯＭ（３１に於いては、出力ポートレジスタ（２）の
各出力端子（８ｏ）、（８り〜（８ｍ−＊ ）のリセッ
ト時の所望論理出力に応じて、その各メモリ部（３・）
、 （３１）〜（３１１−１）に論理値が記憶される。
ＲＯＭ（３１に於いては、出力ポートレジスタ（２）の
各出力端子（８ｏ）、（８り〜（８ｍ−＊ ）のリセッ
ト時の所望論理出力に応じて、その各メモリ部（３・）
、 （３１）〜（３１１−１）に論理値が記憶される。
（４）は論理制御回路で、電源投入後のリセット時に、
ＲＯＭ［３）の記憶内容に応じて出力ポートレジスタ（
２）の論理出力を制御するもので、出力ポートレジスタ
（２）の各フリツ、グフロッグ囲路ＦＯ％Ｆ１〜Ｆｎ−
１Ｋ対して夫々設けられた論理回路（４ｏ）、（４１）
〜（４ｎ−１）から成る。論理回路（４ｏ）、（４１）
〜（４ｎ−ｔ ）は夫々インバータ（５）及びオア回路
（６） 、 ＋７）並びに入力端子Ｔ１、Ｔｆ及び出力
端子Ｔ３、Ｔ４を有する。そして、一方の入力端子Ｔ１
がインバータ（５）を介して一方のオア囲路（６）の一
方の入力端に接続されると共に、直接他方のオア回路（
７）の一方の入力端に接続される。他方の入力端子Ｔｆ
が両オア回路（６１、（７）の各他方の入力端に接続さ
れる。
ＲＯＭ［３）の記憶内容に応じて出力ポートレジスタ（
２）の論理出力を制御するもので、出力ポートレジスタ
（２）の各フリツ、グフロッグ囲路ＦＯ％Ｆ１〜Ｆｎ−
１Ｋ対して夫々設けられた論理回路（４ｏ）、（４１）
〜（４ｎ−１）から成る。論理回路（４ｏ）、（４１）
〜（４ｎ−ｔ ）は夫々インバータ（５）及びオア回路
（６） 、 ＋７）並びに入力端子Ｔ１、Ｔｆ及び出力
端子Ｔ３、Ｔ４を有する。そして、一方の入力端子Ｔ１
がインバータ（５）を介して一方のオア囲路（６）の一
方の入力端に接続されると共に、直接他方のオア回路（
７）の一方の入力端に接続される。他方の入力端子Ｔｆ
が両オア回路（６１、（７）の各他方の入力端に接続さ
れる。
両オア（ロ）路（６） 、 ＋７）の各出力端が夫々出
力燗子Ｔ。
力燗子Ｔ。
Ｔ４に接続される。又、論ｍ回路（４ｏ）、（４１）〜
（４ｎ−ｔ）の各一方の入力端子Ｔｌは夫々ＲＯＪ３）
の各メモリ部（３・）、（３１）〜（３ｎ−ｉ）の読出
し出力端子に接続され、各他方の入力端子Ｔ−はリセッ
トパルス入力端子（９１に共通に接続され、一方の出力
端子Ｔｓは夫々フリ７１７０７１回路Ｆ、、Ｆ、〜Ｆ’
ｎ−ｔの８（セット）入力端子に接続され、他方の出力
端子Ｔ４はフリッププロップ回路Ｆｏ％Ｆ１〜Ｆｆｌ−
１のＲ（リセット）入力端子に接続される。
（４ｎ−ｔ）の各一方の入力端子Ｔｌは夫々ＲＯＪ３）
の各メモリ部（３・）、（３１）〜（３ｎ−ｉ）の読出
し出力端子に接続され、各他方の入力端子Ｔ−はリセッ
トパルス入力端子（９１に共通に接続され、一方の出力
端子Ｔｓは夫々フリ７１７０７１回路Ｆ、、Ｆ、〜Ｆ’
ｎ−ｔの８（セット）入力端子に接続され、他方の出力
端子Ｔ４はフリッププロップ回路Ｆｏ％Ｆ１〜Ｆｆｌ−
１のＲ（リセット）入力端子に接続される。
次に、この回路の動作を説明しよう。ＲＯＭｔ３３の各
メモリ部（３Ｇ）、（３１）〜（３ｋ）〜（３ｎ−ｉ）
の記憶論理筒を鳩、Ｍ１〜Ｍ４ｃｍＭｕ−ｓ 、入力端
子（９）に供給されるリセット信号をＦＬ＆とする。又
、フリッププロップ回路Ｆｏ ５Ｆｌ−Ｆｋ ”” Ｆ
ｎ−＋の各８（セット）入力端子に供給される信号を８
ＥＴ、、８ＥＴ１〜８１Ｔｋ〜ＳＥＴ、１、Ｒ（リセッ
ト）入力端子に供給される信号ＲＥＳＥＴ、、ＲＢ８Ｂ
Ｔ□〜ＲＥ８ＮＴｋ〜ＲＥ８ＦｉＴ、−１とする。出力
端子ＴＯ，Ｔｆ −Ｔｋ −Ｔｎ −１の出力信号をＷ
Ｏ，Ｗ１〜Ｗｋ〜Ｗｎ−１とする。かくすると、５ＫＴ
ｋ。
メモリ部（３Ｇ）、（３１）〜（３ｋ）〜（３ｎ−ｉ）
の記憶論理筒を鳩、Ｍ１〜Ｍ４ｃｍＭｕ−ｓ 、入力端
子（９）に供給されるリセット信号をＦＬ＆とする。又
、フリッププロップ回路Ｆｏ ５Ｆｌ−Ｆｋ ”” Ｆ
ｎ−＋の各８（セット）入力端子に供給される信号を８
ＥＴ、、８ＥＴ１〜８１Ｔｋ〜ＳＥＴ、１、Ｒ（リセッ
ト）入力端子に供給される信号ＲＥＳＥＴ、、ＲＢ８Ｂ
Ｔ□〜ＲＥ８ＮＴｋ〜ＲＥ８ＦｉＴ、−１とする。出力
端子ＴＯ，Ｔｆ −Ｔｋ −Ｔｎ −１の出力信号をＷ
Ｏ，Ｗ１〜Ｗｋ〜Ｗｎ−１とする。かくすると、５ＫＴ
ｋ。
ＲＥ８ＥＴｋは夫々次式のように表わされる。
５ＥＴｋ＝Ｒ８，Ｍｋ＝Ｒ８＋職
）Ｌｎ８ｎＴｋ＝ Ｋｅｊ ＠職＝ｋｔｂ＋Ｍ４゜次に
、 Ｒ８，鳩、８ＦｆＴｋ、 ＲＩｉｉ８ＢＴｋ、 Ｗ
ｋの真筐表を示す。但し、Ｈ，Ｌは夫々高レベル、低レ
ベルを示す。
、 Ｒ８，鳩、８ＦｆＴｋ、 ＲＩｉｉ８ＢＴｋ、 Ｗ
ｋの真筐表を示す。但し、Ｈ，Ｌは夫々高レベル、低レ
ベルを示す。
真 理 表
か（して、リセット信号（パルス）Ｒ８（＝Ｌ）の到来
時には、ＲＯＭ（３１の各メ毫す部（３Ｇ）、（３１）
〜（３ｍ−１）の記憶内容鵬、Ｍｌ−４−１のｍａｉｍ
の如何に応じて、７リツプフロツグ回路Ｆｏ％Ｆ１〜Ｆ
ｎ−１をセット又はリセットし【、出力ポートレジスタ
（２）の出力端子（８ｏ）、（８１）〜（８ｍ−１）の
論理出力を所望値に指定することができる。
時には、ＲＯＭ（３１の各メ毫す部（３Ｇ）、（３１）
〜（３ｍ−１）の記憶内容鵬、Ｍｌ−４−１のｍａｉｍ
の如何に応じて、７リツプフロツグ回路Ｆｏ％Ｆ１〜Ｆ
ｎ−１をセット又はリセットし【、出力ポートレジスタ
（２）の出力端子（８ｏ）、（８１）〜（８ｍ−１）の
論理出力を所望値に指定することができる。
上述に於いては、リセット時に出力ポートレジスタの論
理出力を高レベル又は低レベルのいずれかに指定するよ
うにしたが、高レベル、低レベル又は高出力インピーダ
ンスのいずれかに指定するようにしても良い。
理出力を高レベル又は低レベルのいずれかに指定するよ
うにしたが、高レベル、低レベル又は高出力インピーダ
ンスのいずれかに指定するようにしても良い。
又、出力ポートレジスタの全部ではなく一部の出力端子
のみのリセット時の論理出力をＲＯＭによって指定する
ようにしても良い。
のみのリセット時の論理出力をＲＯＭによって指定する
ようにしても良い。
上述せる本発明によれば、ＲＯＭに記憶した論理値に応
じて、論理出力ＩＣの出力ポートレジスタのリセット時
に於ける論理出力を任意に指定することのできる集積回
路を得ることができる。従って、論理出力ＩＣの信頼性
が向上し、開発設計の効率が同上する。論理出力ＩＣに
て制御対象を制御する場合にも、論理合せ回路が不要と
なるので、製品の価格上昇を回避することができる。
じて、論理出力ＩＣの出力ポートレジスタのリセット時
に於ける論理出力を任意に指定することのできる集積回
路を得ることができる。従って、論理出力ＩＣの信頼性
が向上し、開発設計の効率が同上する。論理出力ＩＣに
て制御対象を制御する場合にも、論理合せ回路が不要と
なるので、製品の価格上昇を回避することができる。
図は本発明の一実施例を示す回路図である。
（２）は出力ボートビジスタ、（３）はＲＯＭ、＋４１
は論理制御回路、（８ｏ）、（８１）〜（８，−１）は
出方端子、αＱは論理出力ＩＣとしてのマイクロコンビ
エータである。
は論理制御回路、（８ｏ）、（８１）〜（８，−１）は
出方端子、αＱは論理出力ＩＣとしてのマイクロコンビ
エータである。
Claims (1)
- 論理出力ＩＣと、ＲＯＭと、リセット時に上記ＲＯＭの
記憶内容に応じて上記論理出力ＩＣの出力ポートレジス
タの論理出力を制御する論理制御回路とを有することを
特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57058665A JPS58176725A (ja) | 1982-04-08 | 1982-04-08 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57058665A JPS58176725A (ja) | 1982-04-08 | 1982-04-08 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58176725A true JPS58176725A (ja) | 1983-10-17 |
Family
ID=13090876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57058665A Pending JPS58176725A (ja) | 1982-04-08 | 1982-04-08 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58176725A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60218140A (ja) * | 1984-04-13 | 1985-10-31 | Hitachi Micro Comput Eng Ltd | デ−タ処理装置 |
| JPS61289452A (ja) * | 1985-06-18 | 1986-12-19 | Sanyo Electric Co Ltd | 集積回路 |
| JPS63113652A (ja) * | 1986-10-30 | 1988-05-18 | Canon Inc | Ｉ／ｏデバイス |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55123158A (en) * | 1979-03-15 | 1980-09-22 | Fujitsu Ltd | Integrated circuit |
| JPS5667431A (en) * | 1979-11-07 | 1981-06-06 | Toshiba Corp | Electronic device by firmware control |
-
1982
- 1982-04-08 JP JP57058665A patent/JPS58176725A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55123158A (en) * | 1979-03-15 | 1980-09-22 | Fujitsu Ltd | Integrated circuit |
| JPS5667431A (en) * | 1979-11-07 | 1981-06-06 | Toshiba Corp | Electronic device by firmware control |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60218140A (ja) * | 1984-04-13 | 1985-10-31 | Hitachi Micro Comput Eng Ltd | デ−タ処理装置 |
| JPH0514931B2 (ja) * | 1984-04-13 | 1993-02-26 | Hitachi Maikon Shisutemu Kk | |
| JPS61289452A (ja) * | 1985-06-18 | 1986-12-19 | Sanyo Electric Co Ltd | 集積回路 |
| JPH0316658B2 (ja) * | 1985-06-18 | 1991-03-06 | Sanyo Electric Co | |
| JPS63113652A (ja) * | 1986-10-30 | 1988-05-18 | Canon Inc | Ｉ／ｏデバイス |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS58176725A (ja) | 集積回路 | |
| KR850008567A (ko) | 반도체 집적회로 | |
| US4847616A (en) | Mode selection circuit | |
| US5065041A (en) | Timing generator module | |
| JP2849007B2 (ja) | 半導体集積回路 | |
| KR920003287B1 (ko) | 더블 쉬프터 로직회로 | |
| JPH038126B2 (ja) | ||
| JPS6316316A (ja) | リセツト装置 | |
| JPS60116223A (ja) | ドライステ−トゲ−トの保護回路 | |
| JPS6022774B2 (ja) | 入出力端子制御方式 | |
| US6784691B2 (en) | Integrated circuit having a connection pad for stipulating one of a plurality of organization forms, and method for operating the circuit | |
| JPH0237067Y2 (ja) | ||
| JP2919841B2 (ja) | データ処理装置のテスト方法 | |
| JPS5539935A (en) | Paper tape reading device | |
| SU1177819A1 (ru) | Устройство дл ввода-вывода информации | |
| JPS6031641A (ja) | ワンチツプマイクロコンピユ−タ | |
| SU437072A1 (ru) | Микропрограммное устройство управлени | |
| JPS636166B2 (ja) | ||
| SU1485239A1 (ru) | Микропрограммное устройство управления | |
| JPS6195429A (ja) | リセツト信号自己検証方式 | |
| JPS59158621A (ja) | パワ−オンクリア回路 | |
| JPS6095370A (ja) | 集積回路装置 | |
| JPH0311436B2 (ja) | ||
| JPS5923852U (ja) | マイクロコンピユ−タのインタラプト回路 | |
| JPS6213760B2 (ja) |