JPS59158621A - パワ−オンクリア回路 - Google Patents
パワ−オンクリア回路Info
- Publication number
- JPS59158621A JPS59158621A JP3305483A JP3305483A JPS59158621A JP S59158621 A JPS59158621 A JP S59158621A JP 3305483 A JP3305483 A JP 3305483A JP 3305483 A JP3305483 A JP 3305483A JP S59158621 A JPS59158621 A JP S59158621A
- Authority
- JP
- Japan
- Prior art keywords
- level
- inverter
- power
- gate
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路のパワーオンクリア回路に関し
、特に電源投入時にしか発生しないようなパワーオンク
リア信号発生回路に関する。
、特に電源投入時にしか発生しないようなパワーオンク
リア信号発生回路に関する。
従来パワーオンクリア回路としては第１図に示すような
回路があった。第１図において１は電源端子であり、抵
抗又は電源ｌとリセット信号端子３０間に接続されコン
デンサ４はリセット信号端子３とグランドの間に接続さ
れている。第１図の回路でｔ原端子ｌの電圧がＯｖから
上昇していくと、リセット信号端子３の電圧は抵抗２と
コンデンサ３の時定数の値に工ｐ電源電圧よりも遅れて
上昇する。従って抵抗２とコンデンサ３の値を適当な値
にしておけば電源電圧が所定の電圧になってからリセッ
ト信号端子３がインバータ５の論理判定レベルに達する
までインバータ５の出力は“Ｈ“レベルとなっておシ、
この信号を集積回路６のリセット信号として用いればパ
ワーオンクリアの動作を行わせることができる。しかし
ながらこのような回路ではパワーオンした後に再びスイ
ッチによりリセット信号端子を“Ｌ″ルベルするとイン
バータ５の出力は“Ｈ“レベルとなり、リセット信号が
発生してしまうため、通常のリセット信号用端子と電源
投入時のみに発生するパワーオンクリア信号用端子を兼
用することは困難であった。そのため通常のリセット信
号と′電源投入時のみに発生するようなパワーオンクリ
ア信号が必要な場合はそれぞれ専用の端子を設けなけれ
ばならず端子数が増加してしまうという欠点があった。
回路があった。第１図において１は電源端子であり、抵
抗又は電源ｌとリセット信号端子３０間に接続されコン
デンサ４はリセット信号端子３とグランドの間に接続さ
れている。第１図の回路でｔ原端子ｌの電圧がＯｖから
上昇していくと、リセット信号端子３の電圧は抵抗２と
コンデンサ３の時定数の値に工ｐ電源電圧よりも遅れて
上昇する。従って抵抗２とコンデンサ３の値を適当な値
にしておけば電源電圧が所定の電圧になってからリセッ
ト信号端子３がインバータ５の論理判定レベルに達する
までインバータ５の出力は“Ｈ“レベルとなっておシ、
この信号を集積回路６のリセット信号として用いればパ
ワーオンクリアの動作を行わせることができる。しかし
ながらこのような回路ではパワーオンした後に再びスイ
ッチによりリセット信号端子を“Ｌ″ルベルするとイン
バータ５の出力は“Ｈ“レベルとなり、リセット信号が
発生してしまうため、通常のリセット信号用端子と電源
投入時のみに発生するパワーオンクリア信号用端子を兼
用することは困難であった。そのため通常のリセット信
号と′電源投入時のみに発生するようなパワーオンクリ
ア信号が必要な場合はそれぞれ専用の端子を設けなけれ
ばならず端子数が増加してしまうという欠点があった。
本発明の目的は外部端子を増加させずに通常のリセット
信号と′＃ＩＬ源投入時のみ発生するようなパワーオン
クリア信号を発生させるような回路を提供することにあ
る。
信号と′＃ＩＬ源投入時のみ発生するようなパワーオン
クリア信号を発生させるような回路を提供することにあ
る。
本発明によれば第１図で示したような通常のリセット信
号を用いて、内部で電源投入時のみ発生するようなパワ
ーオンクリア信号を発生できるため、通常のリセット信
号用端子と電源投入時のパワーオンクリア用端子を１つ
の端子で兼用することができる。
号を用いて、内部で電源投入時のみ発生するようなパワ
ーオンクリア信号を発生できるため、通常のリセット信
号用端子と電源投入時のパワーオンクリア用端子を１つ
の端子で兼用することができる。
第２図に本発明の一実施例を示す。
第２図は第１図で示した回路に対しＮ ＯＲゲート８と
インバータ９．１０を追υ口しており、インバータ９の
人力はインバータ５の出力に、Ｎｏｔ（。
インバータ９．１０を追υ口しており、インバータ９の
人力はインバータ５の出力に、Ｎｏｔ（。
ゲート８の入力はインバータ９の出力とイン／（−夕１
０の出力に、ＮＯＲゲート８の出力はイン・（−タ１０
の入力にそれぞれ接続されている。ことでインパーク１
０の論理判定レベルはＮＯＲゲート８の論理判定レベル
にくらべて十分小さく設計されているものとする。第３
図により本発明の詳細な説明する。第３図において電源
端子１に電圧を加えるとリセット信号３の電圧は抵抗２
とコンデンサ３０時定数により、除々に上昇してゆｌａ
ＩＪ上セツト号３の電圧がインバータ５の論理判定レ
ベルに達すると（第３図ｔ１ ）インバータ５は反転し
て“Ｌ“レベルを出力し、インバータ９は°“Ｈ“レベ
ルとなる。一方Ｎ ＯＲゲート８とインバータ９Ｖま′
電源投入後、電源電圧が上昇していくにつれそれぞれほ
ぼ電源電圧に等しい“Ｈ“レベルを出力するが、インバ
ータ１０の論理判定レベルの方がＮＯＲゲート８の論理
判定レベルより小ざいため、インバータ１０の方が先に
反転し、“Ｌ”レベルを出力するようになり、インバー
タ９の出力は“ＬルベルであるのでＮ ０１（、ゲート
８の出力は“Ｈ“レベルとなって、その結果電源投入後
は必ずＮＯＲゲート８の出力は”Ｈ“レベルとな９、イ
ンバータ１０の出力は“Ｌ″レベルなる。この状態はｔ
ｌの時点まで続＠、ｔ１’ｅすぎるとインバータ９の出
力が“Ｈ“レベルとなるため、Ｎ０１（、ゲート８．イ
ンバータ１０の出力ハソレぞれ”Ｌ“レベル、“Ｈ″レ
ベル変化する。従ってＮ０ｋＬゲート８の出力は電源投
入時から抵抗２とコンデンサ３の時定数と、インバータ
５の論理判定レベルで決まるｔｌまで“Ｈ″レベルなり
、ｔｘ’ｔ：すぎると“Ｌ“レベルとなる。
０の出力に、ＮＯＲゲート８の出力はイン・（−タ１０
の入力にそれぞれ接続されている。ことでインパーク１
０の論理判定レベルはＮＯＲゲート８の論理判定レベル
にくらべて十分小さく設計されているものとする。第３
図により本発明の詳細な説明する。第３図において電源
端子１に電圧を加えるとリセット信号３の電圧は抵抗２
とコンデンサ３０時定数により、除々に上昇してゆｌａ
ＩＪ上セツト号３の電圧がインバータ５の論理判定レ
ベルに達すると（第３図ｔ１ ）インバータ５は反転し
て“Ｌ“レベルを出力し、インバータ９は°“Ｈ“レベ
ルとなる。一方Ｎ ＯＲゲート８とインバータ９Ｖま′
電源投入後、電源電圧が上昇していくにつれそれぞれほ
ぼ電源電圧に等しい“Ｈ“レベルを出力するが、インバ
ータ１０の論理判定レベルの方がＮＯＲゲート８の論理
判定レベルより小ざいため、インバータ１０の方が先に
反転し、“Ｌ”レベルを出力するようになり、インバー
タ９の出力は“ＬルベルであるのでＮ ０１（、ゲート
８の出力は“Ｈ“レベルとなって、その結果電源投入後
は必ずＮＯＲゲート８の出力は”Ｈ“レベルとな９、イ
ンバータ１０の出力は“Ｌ″レベルなる。この状態はｔ
ｌの時点まで続＠、ｔ１’ｅすぎるとインバータ９の出
力が“Ｈ“レベルとなるため、Ｎ０１（、ゲート８．イ
ンバータ１０の出力ハソレぞれ”Ｌ“レベル、“Ｈ″レ
ベル変化する。従ってＮ０ｋＬゲート８の出力は電源投
入時から抵抗２とコンデンサ３の時定数と、インバータ
５の論理判定レベルで決まるｔｌまで“Ｈ″レベルなり
、ｔｘ’ｔ：すぎると“Ｌ“レベルとなる。
ｔｌをすぎた後再びリセット信号３を“Ｌ“レベルにし
てもインバータ１０の出力は″ＨルベルのためＮＯＲゲ
ート８の出力は“Ｌ“レベルのまま変化しない。従って
インバータ５の出力を通常のリセット信号に、ＮＯＲゲ
ート８の出力を電源投入時のみ発生するようなパワーオ
ンクリア信号に用いれば、１つの入力端子で２種類のリ
セット信号を発生させることができ、半導体集積回路に
おいては端子数を少なくすることがでさるという大きな
効果が得られる。第４図は本発明の他の一実施例であジ
、第３図と異るところはインバータ５の出力がＮＡＮＤ
ゲート１１の入力となっており、ＮＡＮＤゲート１１
の出力がインバータ１２の入力となっており、インバー
タ１２の出力はＮＡ Ｎ １）ゲート１１の入力となっ
ている。ここでＮＡＮＤゲート１１の論理判定レベルは
インバータ１２の論理判定レベルに対し十分小さく設計
されている。動作としては電源投入時には論理判定レベ
ルの小さいＮＡＮＤゲート１１の出力が先に“Ｌ“レベ
ルになるため、電源投入時はインバータ１２の出力は“
■１″ルベルとなＣ，インバータ５の出力が“Ｌ“レベ
ルになるまでの時間インバータ１２の出力は“Ｈ“レベ
ルを維持する。従ってインバータ１２の出力全パワーオ
ンクリア信号として用いれば、電源投入時のみ発生する
ようなパワーオンクリア信号を発生させることができる
。
てもインバータ１０の出力は″ＨルベルのためＮＯＲゲ
ート８の出力は“Ｌ“レベルのまま変化しない。従って
インバータ５の出力を通常のリセット信号に、ＮＯＲゲ
ート８の出力を電源投入時のみ発生するようなパワーオ
ンクリア信号に用いれば、１つの入力端子で２種類のリ
セット信号を発生させることができ、半導体集積回路に
おいては端子数を少なくすることがでさるという大きな
効果が得られる。第４図は本発明の他の一実施例であジ
、第３図と異るところはインバータ５の出力がＮＡＮＤ
ゲート１１の入力となっており、ＮＡＮＤゲート１１
の出力がインバータ１２の入力となっており、インバー
タ１２の出力はＮＡ Ｎ １）ゲート１１の入力となっ
ている。ここでＮＡＮＤゲート１１の論理判定レベルは
インバータ１２の論理判定レベルに対し十分小さく設計
されている。動作としては電源投入時には論理判定レベ
ルの小さいＮＡＮＤゲート１１の出力が先に“Ｌ“レベ
ルになるため、電源投入時はインバータ１２の出力は“
■１″ルベルとなＣ，インバータ５の出力が“Ｌ“レベ
ルになるまでの時間インバータ１２の出力は“Ｈ“レベ
ルを維持する。従ってインバータ１２の出力全パワーオ
ンクリア信号として用いれば、電源投入時のみ発生する
ようなパワーオンクリア信号を発生させることができる
。
例えばこのような回路をＤＡコンバータの初期値設定信
号に部用すれば電源投入時に発生するＤＡコンバータの
ノイズを防止することができる。
号に部用すれば電源投入時に発生するＤＡコンバータの
ノイズを防止することができる。
第１図は従来のパワーオンクリア回［−示す図、第２図
は本発明の一実鉋例、第３図は本発明の詳細な説明する
ための図、第４図は本発明の他の一実織例である。 １・・・・・・電源端子、２・・・・・・抵抗、３・・
・・・・リセット信号端子、４・・・・・・コンデンサ
、 ５． ９． １０゜１２・・・・・・インバータ
、６・・・・・・半導体集積回路、７・・・・・・スイ
ッチ、８拾拾ＮＯＲゲート、１１・・・・・・ＮＡＮＤ
ゲ・−ト。 悌１図 ／９ 阜２回
は本発明の一実鉋例、第３図は本発明の詳細な説明する
ための図、第４図は本発明の他の一実織例である。 １・・・・・・電源端子、２・・・・・・抵抗、３・・
・・・・リセット信号端子、４・・・・・・コンデンサ
、 ５． ９． １０゜１２・・・・・・インバータ
、６・・・・・・半導体集積回路、７・・・・・・スイ
ッチ、８拾拾ＮＯＲゲート、１１・・・・・・ＮＡＮＤ
ゲ・−ト。 悌１図 ／９ 阜２回
Claims (1)
- 一方のゲートの出力が、それぞれ他方のゲートの入力と
なっているフリツプフロツプ回路において、一方のゲー
トの論理判定レベルを他方のゲートの論理判定レベルよ
シ十分小さくしたフリップフロップ回路と、電源とグラ
ンド間に直列に抵抗と容量素子を接続し、抵抗と容量素
子の間の電圧レベルにエフ、前記フリップフロップ回路
の論理判定レベルの小ざい方のゲートの出力金弟１のレ
ベルに設定する回路あるいは前記フリツプフロツプ回路
の論理判定レベルの大きい方のゲートの出力を第２のレ
ベルに設定する回路を具備したことを特徴とするパワー
オンクリア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305483A JPS59158621A (ja) | 1983-03-01 | 1983-03-01 | パワ−オンクリア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305483A JPS59158621A (ja) | 1983-03-01 | 1983-03-01 | パワ−オンクリア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59158621A true JPS59158621A (ja) | 1984-09-08 |
Family
ID=12376043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3305483A Pending JPS59158621A (ja) | 1983-03-01 | 1983-03-01 | パワ−オンクリア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59158621A (ja) |
-
1983
- 1983-03-01 JP JP3305483A patent/JPS59158621A/ja active Pending
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