JPH03201148A - メモリカード - Google Patents
メモリカードInfo
- Publication number
- JPH03201148A JPH03201148A JP1343951A JP34395189A JPH03201148A JP H03201148 A JPH03201148 A JP H03201148A JP 1343951 A JP1343951 A JP 1343951A JP 34395189 A JP34395189 A JP 34395189A JP H03201148 A JPH03201148 A JP H03201148A
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- JP
- Japan
- Prior art keywords
- control signal
- circuit
- level
- output
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001934 delay Effects 0.000 claims abstract description 4
- 238000001514 detection method Methods 0.000 claims description 11
- 230000002457 bidirectional effect Effects 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000014759 maintenance of location Effects 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 4
- 238000013500 data storage Methods 0.000 description 4
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 2
- 101150046378 RAM1 gene Proteins 0.000 description 2
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体メモリを内蔵したメモリカードに関し
、とくにデータ保存用電源を内蔵した読み書き可能なメ
モリカードに関する。
、とくにデータ保存用電源を内蔵した読み書き可能なメ
モリカードに関する。
（従来技術およびその課題）
従来のメモリカードは第４図に示すように、読み書き可
能な半導体メモリ（以下ＲＡＭという）１は入出力信号
用端子列２と、アドレスバス３とデータバス４とで接続
されており、また入出力信号用端子列２からの動作制御
信号線５と出力制御信号線６と書き込み制御信号線７は
、双方向バッファ８および制御回路９を介して接続され
ている。
能な半導体メモリ（以下ＲＡＭという）１は入出力信号
用端子列２と、アドレスバス３とデータバス４とで接続
されており、また入出力信号用端子列２からの動作制御
信号線５と出力制御信号線６と書き込み制御信号線７は
、双方向バッファ８および制御回路９を介して接続され
ている。
双方向バッファ８は外部電源接続線１ｏの電圧レベルが
正常になるまで、入出力信号用端子列２および制御回路
９に接地レベルを出力し、正常電圧になると外部電源電
圧検出回路１１により、外部電源電圧検出信号１２が出
力され、双方向バッファ８は接地レベル出力から、入出
力信号用端子列２からの入力に切り換わる。なお、外部
電源とデータ保存用電源１３とを切り換えるための切り
換え回路１４を内蔵しているため、ＲＡＭ１は外部から
の電源供給がなくてもデータを保存することができる。
正常になるまで、入出力信号用端子列２および制御回路
９に接地レベルを出力し、正常電圧になると外部電源電
圧検出回路１１により、外部電源電圧検出信号１２が出
力され、双方向バッファ８は接地レベル出力から、入出
力信号用端子列２からの入力に切り換わる。なお、外部
電源とデータ保存用電源１３とを切り換えるための切り
換え回路１４を内蔵しているため、ＲＡＭ１は外部から
の電源供給がなくてもデータを保存することができる。
制御回路９は入出力信号用端子列２からの出力制御信号
６と書き込み制御信号７とが共に動作可能レベルのとき
には、ＲＡＭ１への書き込み制御信号が動作不可能レベ
ルを出力して、ＲＡＭ１内の保持データが変化するのを
防止しているが、これにもかかわらず、外部電源印加初
期において、ＲＡＭ１の保持データが変化するという現
象が生じた。
６と書き込み制御信号７とが共に動作可能レベルのとき
には、ＲＡＭ１への書き込み制御信号が動作不可能レベ
ルを出力して、ＲＡＭ１内の保持データが変化するのを
防止しているが、これにもかかわらず、外部電源印加初
期において、ＲＡＭ１の保持データが変化するという現
象が生じた。
この原因を種々究明した結果、制御回路９は入出力信号
用端子列２からの出力制御信号線６が動作不可能レベル
で、書き込み制御信号線７が動作可能レベルのときに、
ＲＡＭ１への書き込み制御信号１７が動作可能レベルを
出力するため、外部電源印加初期において、第５図に示
すように、外部電源電圧Ｖｃｃが所定の電圧、例えば４
．２Ｖとなった時点で、動作制御信号線５の信号ＣＥと
出力制御信号線６の信号ＯＥおよび書き込み制御信号線
７の信号ＷＥの電位が上昇し始めるが、Ａ−Ｂの時間領
域では出力制御信号線６の信号ＯＥが動作不可能レベル
（２，２Ｖ以上）で動作制御信号線５の制ｍ信号ＣＥと
書き込み制御信号線７の信号ＷＥが動作可能レベル（２
，２Ｖ以下）となり、ＲＡＭ１への書き込み制御信号１
７が動作可能レベルを出力する。このため、ＲＡＭ１へ
の書き込み制御信号１７が動作可能レベルとなって、Ｒ
ＡＭＩへのデータが変化するという恐れがあることを見
出した。
用端子列２からの出力制御信号線６が動作不可能レベル
で、書き込み制御信号線７が動作可能レベルのときに、
ＲＡＭ１への書き込み制御信号１７が動作可能レベルを
出力するため、外部電源印加初期において、第５図に示
すように、外部電源電圧Ｖｃｃが所定の電圧、例えば４
．２Ｖとなった時点で、動作制御信号線５の信号ＣＥと
出力制御信号線６の信号ＯＥおよび書き込み制御信号線
７の信号ＷＥの電位が上昇し始めるが、Ａ−Ｂの時間領
域では出力制御信号線６の信号ＯＥが動作不可能レベル
（２，２Ｖ以上）で動作制御信号線５の制ｍ信号ＣＥと
書き込み制御信号線７の信号ＷＥが動作可能レベル（２
，２Ｖ以下）となり、ＲＡＭ１への書き込み制御信号１
７が動作可能レベルを出力する。このため、ＲＡＭ１へ
の書き込み制御信号１７が動作可能レベルとなって、Ｒ
ＡＭＩへのデータが変化するという恐れがあることを見
出した。
（課題を解決するための手段）
本発明は、上記従来の点に鑑みなされたものであって、
少なくとも読み書き可能な半導体メモリと、データ保持
用電源と、外部電源電圧検出回路と、双方向バッファと
、入出力信号用端子列を有するメモリカードにおいて、
入出力信号用端子列からの出力制御信号と書き込み制御
信号が共に動作可能レベルの時に、半導体メモリへの書
き込み制御信号が動作不可能レベルを出力する制御回路
を有し、外部電源印加初期時に、入出力信号用端子列か
らの動作制御信号と書き込み制御信号が動作可能レベル
であり、出力制御信号が動作不可能レベルにある間、制
御回路の動作を遅延させる遅延回路を設けることにより
、ＲＡＭ１内に保持されたデータが変化するのを防止し
たメモリカードに関する。
少なくとも読み書き可能な半導体メモリと、データ保持
用電源と、外部電源電圧検出回路と、双方向バッファと
、入出力信号用端子列を有するメモリカードにおいて、
入出力信号用端子列からの出力制御信号と書き込み制御
信号が共に動作可能レベルの時に、半導体メモリへの書
き込み制御信号が動作不可能レベルを出力する制御回路
を有し、外部電源印加初期時に、入出力信号用端子列か
らの動作制御信号と書き込み制御信号が動作可能レベル
であり、出力制御信号が動作不可能レベルにある間、制
御回路の動作を遅延させる遅延回路を設けることにより
、ＲＡＭ１内に保持されたデータが変化するのを防止し
たメモリカードに関する。
（実施例）
以下、本発明を第１〜３図に示す実施例に基づいて説明
する。
する。
第１図は本発明のメモリカードのブロック図、第２図は
本発明の遅延回路を示す回路図、第３図は本発明の制御
回路を示す回路図である。第４図に示す従来のメモリカ
ードと共通の箇所は同一の符号を使用する。
本発明の遅延回路を示す回路図、第３図は本発明の制御
回路を示す回路図である。第４図に示す従来のメモリカ
ードと共通の箇所は同一の符号を使用する。
第１〜３図に示すように、本発明のメモリカードは外部
電源印加初期時、外部電源接続線１０が正常電圧になる
と、外部電源電圧検出回路１１により、外部電源電圧検
出信号１２が出力され、双方向バッファ８は接地レベル
出力から入出力信号用端子列２からの入力に切り換わる
のは、第４図に示し、た従来のものと同様であるが、本
発明は、外部電源が印加されてから、入出力信号用端子
列２からの動作制御信号線５、出力制御信号線６、書き
込み制御信号線７の各制御信号の電圧レベルが動作不可
能レベルになるまでの間、制御回路９の動作を遅延させ
る遅延回路１８を設けた点に特徴がある。遅延回路１８
としては、第２図に示すように、外部電源電圧検出回路
１１からの外部電源電圧検出信号１２に抵抗１９ａおよ
びコンデンサ１９ｂを接続して遅延信号２０を発生させ
るもので良い、外部インターフェース条件、外部電源電
圧検出回路１１によって異なるが、例えば、抵抗１９ａ
の抵抗値としては５６にΩ、またコンデンサ１９ｂの容
量としては０．０３３μＦとすれば良い。
電源印加初期時、外部電源接続線１０が正常電圧になる
と、外部電源電圧検出回路１１により、外部電源電圧検
出信号１２が出力され、双方向バッファ８は接地レベル
出力から入出力信号用端子列２からの入力に切り換わる
のは、第４図に示し、た従来のものと同様であるが、本
発明は、外部電源が印加されてから、入出力信号用端子
列２からの動作制御信号線５、出力制御信号線６、書き
込み制御信号線７の各制御信号の電圧レベルが動作不可
能レベルになるまでの間、制御回路９の動作を遅延させ
る遅延回路１８を設けた点に特徴がある。遅延回路１８
としては、第２図に示すように、外部電源電圧検出回路
１１からの外部電源電圧検出信号１２に抵抗１９ａおよ
びコンデンサ１９ｂを接続して遅延信号２０を発生させ
るもので良い、外部インターフェース条件、外部電源電
圧検出回路１１によって異なるが、例えば、抵抗１９ａ
の抵抗値としては５６にΩ、またコンデンサ１９ｂの容
量としては０．０３３μＦとすれば良い。
第３図は制御回路９の具体的構成を示し、遅延回路１８
により発生した遅延信号２０により、ＲＡＭＩへの書き
込み制御信号１７を制御する。制御回路９としてはイン
バータ回路２１およびナンド回路２２によって構成すれ
ば良い、こうして、遅延回路１８により、入出力信号用
端子列２からの動作制御信号線５の制御信号ＣＥと書き
込み制御信号線７の制御信号ＷＥが動作レベルで、出力
制御信号線６の制御信号ＯＥが動作不可能レベルにある
間、制御回路９の動作は遅延する。したがって、外部電
源印加初期に、ＲＡＭ１への書き込み制御信号１７が動
作可能レベルを出力することがないから、ＲＡＭ１内の
データが変化するのを防ぐことができるのである。
により発生した遅延信号２０により、ＲＡＭＩへの書き
込み制御信号１７を制御する。制御回路９としてはイン
バータ回路２１およびナンド回路２２によって構成すれ
ば良い、こうして、遅延回路１８により、入出力信号用
端子列２からの動作制御信号線５の制御信号ＣＥと書き
込み制御信号線７の制御信号ＷＥが動作レベルで、出力
制御信号線６の制御信号ＯＥが動作不可能レベルにある
間、制御回路９の動作は遅延する。したがって、外部電
源印加初期に、ＲＡＭ１への書き込み制御信号１７が動
作可能レベルを出力することがないから、ＲＡＭ１内の
データが変化するのを防ぐことができるのである。
（発明の効果）
以上の通り、本発明によれば、入出力信号用端子列から
の出力制御信号と書き込み制御信号が共に動作可能レベ
ルの時に、半導体メモリへの書き込み制御信号が動作不
可能レベルを出力する制御回路を有しているので、静電
気が印加されても保持データが変化することがないと共
に、外部電源印加初期時に、入出力信号用端子列からの
動作制御信号と書き込み制御信号が動作可能レベルであ
り、出力制御信号が動作不可能レベルにある間、制御回
路の動作を遅延させる遅延回路を設けたので、外部電源
印加初期にＲＡＭ内のデータが変化するのを防ぐことが
できる等の利点を有する。
の出力制御信号と書き込み制御信号が共に動作可能レベ
ルの時に、半導体メモリへの書き込み制御信号が動作不
可能レベルを出力する制御回路を有しているので、静電
気が印加されても保持データが変化することがないと共
に、外部電源印加初期時に、入出力信号用端子列からの
動作制御信号と書き込み制御信号が動作可能レベルであ
り、出力制御信号が動作不可能レベルにある間、制御回
路の動作を遅延させる遅延回路を設けたので、外部電源
印加初期にＲＡＭ内のデータが変化するのを防ぐことが
できる等の利点を有する。
第１図は本発明のメモリカードのブロック図、第２図は
本発明の遅延回路を示す回路図、第３図は本発明の制御
回路を示す回路図、第４図は従来のメモリカードのブロ
ック図、第５図は従来のメモリカードの動作を示す説明
図である。 図中、１はＲＡＭ、２は入出力信号用端子列、３はアド
レスバス、４はデータバス、５は入出力用端子列からの
動作制御信号線、６は入出力用端子列からの出力制御信
号線、７は書き込み制御信号線、８は双方向バッファ、
９は制御回路、１０は外部電源接続線、１１は外部電源
検出回路、１２は外部電源電圧検分線、１３はデータ保
存用電源、１４は外部電源とデータ保存用電源との切り
換え回路、１５はＲＡＭへの動作制御信号線、１６はＲ
ＡＭへの出力制御信号線、１７はＲＡＭへの書き込み制
御信号線、１８は遅延回路、１９ａは抵抗、１９ｂはコ
ンデンサ、２０は遅延信号である。 第 １巳 昂３図 ０ 第４阻 第２図
本発明の遅延回路を示す回路図、第３図は本発明の制御
回路を示す回路図、第４図は従来のメモリカードのブロ
ック図、第５図は従来のメモリカードの動作を示す説明
図である。 図中、１はＲＡＭ、２は入出力信号用端子列、３はアド
レスバス、４はデータバス、５は入出力用端子列からの
動作制御信号線、６は入出力用端子列からの出力制御信
号線、７は書き込み制御信号線、８は双方向バッファ、
９は制御回路、１０は外部電源接続線、１１は外部電源
検出回路、１２は外部電源電圧検分線、１３はデータ保
存用電源、１４は外部電源とデータ保存用電源との切り
換え回路、１５はＲＡＭへの動作制御信号線、１６はＲ
ＡＭへの出力制御信号線、１７はＲＡＭへの書き込み制
御信号線、１８は遅延回路、１９ａは抵抗、１９ｂはコ
ンデンサ、２０は遅延信号である。 第 １巳 昂３図 ０ 第４阻 第２図
Claims (1)
- 少なくとも読み書き可能な半導体メモリと、データ保
持用電源と、外部電源電圧検出回路と、双方向バッファ
と、入出力信号用端子列を有するメモリカードにおいて
、入出力信号用端子列からの出力制御信号と書き込み制
御信号が共に動作可能レベルの時に、半導体メモリへの
書き込み制御信号が動作不可能レベルを出力する制御回
路を有し、外部電源印加初期時に、入出力信号用端子列
からの動作制御信号と書き込み制御信号が動作可能レベ
ルであり、出力制御信号が動作不可能レベルにある間、
制御回路の動作を遅延させる遅延回路を設けたことを特
徴とするメモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1343951A JPH03201148A (ja) | 1989-12-28 | 1989-12-28 | メモリカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1343951A JPH03201148A (ja) | 1989-12-28 | 1989-12-28 | メモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03201148A true JPH03201148A (ja) | 1991-09-03 |
Family
ID=18365497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1343951A Pending JPH03201148A (ja) | 1989-12-28 | 1989-12-28 | メモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03201148A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005327286A (ja) * | 2004-05-12 | 2005-11-24 | Samsung Electronics Co Ltd | メインデータを安全にローディングするためのメモリシステムおよびメインデータローディング方法 |
-
1989
- 1989-12-28 JP JP1343951A patent/JPH03201148A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005327286A (ja) * | 2004-05-12 | 2005-11-24 | Samsung Electronics Co Ltd | メインデータを安全にローディングするためのメモリシステムおよびメインデータローディング方法 |
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