KR20010023781A - 글리치를 억제하기 위한 필터 장치를 갖는 디지털 회로 - Google Patents

Abstract

본 발명은 글리치를 억제하기 위한 필터 장치를 갖는 디지털 회로에 관한 것이다. 본 발명에 따라, 디지털 회로는 신호 입력부(IN) 및 신호 출력부(OUT1')를 갖는다. 상기 디지털 회로는, 입력부는 신호 입력부(IN)에 접속되어 있고, 출력부(OUT1)는 스위칭 소자(SW1)를 통해 신호 출력부(OUT1')에 접속된 논리 회로 장치(S1)를 갖는다. 또한 디지털 회로는, 입력부는 신호 입력부(IN)에 접속되어 있고, 출력부는 스위칭 소자(SW1)의 제어 입력부에 접속된 필터 장치(F)를 갖는다. 상기 필터 장치(F)는 입력부에 인가되는 디지털 신호(A)의 글리치를 억제하는데 사용된다.

Description

글리치를 억제하기 위한 필터 장치를 갖는 디지털 회로 {DIGITAL CIRCUIT WITH FILTER UNIT FOR SUPPRESSING GLITCHES}

도 1은 공지된 회로를 보여준다. 도시된 것은, 디지털 회로의 입력부(IN)를 통해 입력 신호(A)가 제공되어야 하는 논리 회로 장치(S1, S2)이다. 회로 장치(S1, S2)의 출력부(OUT1, OUT2)에 이에 상응하는 출력 신호(S1, S2)가 나타난다. 입력 신호(A)는 경우에 따라, 출력부(OUT1, OUT2)의 신호에 작용해서는 안되는 글리치(Glitches)를 가질 수 있기 때문에, 도 1의 회로는 필터(F)를 가진다. 상기 필터(F)에 글리치에 관계된 입력 신호(A)가 제공되어서, 거기로부터 글리치와 관계없는 신호(A")가 생성된다. 필터링된 신호(A")는 회로 장치(S1, S2)에 제공된다.

기술된 선행 기술은, 입력 신호에 대해 필터링된 신호(A")의 지연을 요구하는 필터 장치(F)를 사용함으로써, 출력부(OUT1, OUT2)에서 입력 신호(A)와 출력 신호간의 전체 지연 시간 및 신호 전파 시간을 높이는 단점이 있다. 출력부(OUT1)와 입력부(IN)간의 지연 시간은, 예컨대 필터 장치(F)에 의한 지연 시간과 제 1 회로 장치(S1)에 의한 지연 시간을 합한 것이다.

본 발명은 글리치를 억제하기 위한 필터 장치를 갖는 디지털 회로에 관한 것이다.

도 1은 전술한 선행 기술에 따른 집적 회로이고,

도 2는 본 발명에 따른 디지털 회로의 실시예이며,

도 3 및 도 4는 도 2의 필터 장치에 대한 실시예이고,

도 5는 도 3의 필터 장치에 대한 신호 진행이며,

도 6은 도 1에 도시된 실시예에 대한 신호 진행이다.

본 발명의 목적은, 회로의 입력 신호와 출력 신호간의 신호 전파 시간을 증가시키지 않으면서, 입력 신호의 글리치를 억제하는 디지털 회로를 제공하는 데 있다.

상기 목적은 청구항 제 1항에 따른 디지털 회로에 의해 달성된다. 본 발명의 개선예 및 실시예는 종속항에 기술되어 있다.

본 발명에 따른 디지털 회로는 신호 입력부과 신호 출력부 사이에 논리 회로 장치를 가지며, 상기 논리 회로의 출력부는 스위칭 소자를 통해 디지털 회로의 신호 출력부에 접속되어 있다. 여기서, 입력부에서 발생하는 신호 레벨의 변동에 따라, 상기 논리 회로 장치의 출력부에서 출력 신호의 레벨 변동이 나타난다. 또한 상기 디지털 회로는, 입력부는 신호 입력부에 접속되어 있고 출력부는 스위칭 소자의 제어 입력부에 접속된 필터 장치를 가지며, 상기 필터 장치는 입력부에 인가되는 디지털 신호에 대한 글리치를 억제한다.

본 발명에 있어서, 경우에 따라 글리치에 관계된 입력 신호가, 조합 연산(조합 논리 회로)에 사용되는 논리 회로 장치의 신호 입력부에 필터링되지 않고서 제공되기 때문에, 상기 논리 회로 장치의 출력부에서 발생하는 출력 신호는 글리치에 의해 영향받게 된다. 그러나, 상기 논리 회로 장치에서와 마찬가지로 입력 신호가 필터 장치에 제공되며, 상기 필터 장치는 입력 신호에 비해 더 적은 글리치, 바람직하게는 어떠한 글리치도 가지지 않는 필터링된 신호를 생성한다. 필터링된 신호는 스위칭 소자를 제어하는데 사용되며, 상기 스위칭 소자는 바람직하게 논리 게이트, 예컨대 AND 또는 ODER 게이트이다. 필터링된 신호에 의해 스위칭 소자를 제어함으로써, 입력 신호의 글리치에 의해 영향받는 논리 회로 장치의 출력 신호의 바로 그 부분은 디지털 회로의 신호 출력부에 접속되지 않는다.

본 발명은, 신호 입력부에서 발생하는 입력 신호의 글리치와 관계없는 출력 신호가 디지털 회로의 신호 출력부에서, 상기 두 신호간의 전체 지연 시간이 논리 회로 장치를 통한 신호 전파 시간보다 더 길어지는 것 없이, 달성되는 장점이 있다. 따라서, 본 발명에 따른 디지털 회로는 도 1에 도시된 회로보다 더 신속하다.

첨부한 도면을 참고로 본 발명의 실시예를 자세히 살펴보면 하기와 같다.

도 2는 신호 입력부(IN), 제 1 신호 출력부(OUT1'), 그리고 제 2 신호 출력부(OUT2')를 갖는 디지털 회로를 보여준다. 신호 출력부(OUT1', OUT2')의 앞에 각각의 스위칭 소자(SW1, SW2)가 접속되어 있다. 제 1 스위칭 소자(SW1)는 AND 게이트이고, 제 2 스위칭 소자(SW2)는 N-채널 트랜지스터이다. 제 1 논리 회로 장치(S1)의 입력측은 신호 입력부(IN)에, 출력측은 제 1 스위칭 소자(SW1)의 입력부에 접속되어 있다. 제 2 논리 회로 장치(S2)의 입력부는 마찬가지로 신호 입력부(IN)에, 출력부는 제 2 스위칭 소자(SW2)를 통해 제 2 신호 출력부(OUT2')에 접속되어 있다.

논리 회로 장치(S1, S2)에 있어서, 조합 연산을 전파하기 위한 조합 논리가 중요하다. 본 발명은 또한 다른 회로 장치에도 적용될 수 있다. 그러나 모든 회로 장치(S1, S2)에 있어서 중요한 것은, 확실한 신호 전파 시간에 따라, "엑티브 레벨이 높은(high active)" 입력 신호(A)의 레벨 변동에 의해 신호 입력부(IN)에서 레벨 변동을 하는 출력 신호가 출력부(OUT1, OUT2)에 나타나야만 한다는 것이다. 도 2는 논리 회로 장치(S1, S2)가 신호 입력부(IN)에 접속되어 있지 않은 추가 입력부를 가질 수 있다는 것을 보여준다. 또한 상기 회로 장치(S1, S2)는 추가 출력부도 가질 수 있다.

도 2는 입력부는 신호 입력부(IN)와, 출력부는 스위칭 소자(SW1, SW2)의 각각의 제어 입력부에 접속된 필터 장치(F)를 보여준다. 제 1 스위칭 소자(SW1)의 제어 입력부에서 AND 게이트의 추가 입력이 중요하다. 제 2 스위칭 소자(SW2)의 제어 입력부는 N-채널 트랜지스터의 게이트 접속부이다. 스위칭 소자(SW1, SW2)는 다른 방식, 특히 동일한 타입의 두 가지 경우, 예컨대 두 개의 AND 게이트의 경우에 구현될 수 있다. 필터 장치(F)는 입력 신호(A)로부터 필터링된 신호(A")를 생성하는데 사용되며, 상기 필터링된 신호(A")에는, 경우에 따라 입력 신호(A)의 글리치가 억제되어 있다. 상기 필터링된 신호(A")에 의해 스위칭 소자(SW1, SW2)의 제어가 이루어진다.

도 3은 도 2의 필터 장치(F)에 대한 실시예를 보여준다. 상기 필터 장치(F)는, 엑티브 레벨이 높은 입력 신호(A)에 나타나는, 긍정적인 글리치(glitches)를 필터링하기 위해 사용된다(엑티브가 높은). 상기 필터 장치(F)는 AND 게이트(G)를 가지며, 상기 AND 게이트 출력부에 필터링된 신호(A")가 나타난다. AND 게이트(G)의 제 1 입력부에 입력 신호(G)가 제공된다. 상기 입력 신호(A)는 시간 지연(tD)을 갖는 지연 장치(V)에 의해, 지연된 입력 신호(A')로서 AND 게이트(G)의 제 2 입력부에 제공된다.

도 5는 도 3에 표시된 신호의 신호 진행을 나타낸 것이다. 출력 신호(A)는, 폭(tW)을 갖는 고유 유효 신호가 나타나기 전에, 우선 폭(tG)에서 긍정적인 글리치를 갖는다. 지연 장치(V)의 출력부에서 나타나는 지연된 신호(A')는, 입력 신호(A)에 비해 지연 장치(V)의 지연 시간(tD) 만큼 이동되어 있다. 이에 상응하여, 필터링된 신호(A")에 있어서 도시된 바와 같은 진행이 일어나며, 상기 필터링된 신호(A")는 입력 신호(A) 및 지연된 신호(A')가 높은 레벨을 가질 경우에만, 높은 레벨을 갖는다. 도 2의 스위칭 소자(SW1, SW2)는 필터링된 신호가 높은 레벨일 경우에만, 도 6에서 더 자세히 설명되는 것과 같이, 접속될 수 있다.

필터 장치(F)에 의해 입력 신호(A)에 나타나는 글리치를 억제하기 위해, 도 3에 표시된, 지연 장치(V)의 지연 시간(tD)은 글리치의 폭(tG)보다 더 커야만 한다. 더 큰 폭(tG)을 갖는 글리치는 필터 장치에 의해 억제되지 않는다. 물론, 지연 시간(tD)은 유효 신호(tD)의 폭보다 작아야 한다.

도 4는 "엑티브가 낮은" 입력 신호에 나타나는 부정적인 글리치를 필터링하기 위한 필터 장치(F)의 추가 실시예이다. 도 3에 따른 필터 장치와의 차이는, AND 게이트 대신에 OR 게이트(G)가 사용된다는데 있다. 도 4에 따른 필터 장치(F)를 사용할 때, 경우에 따라 도 2에 도시된 스위칭 소자(SW1, SW2)의 타입은 변경된다. 또한 연산 방식에 있어서, 도 3의 필터 장치에 대해 하기에 설명되는 스위칭 소자의 타입과 유사하다.

도 6은 도 2에 도시된 신호중 몇 개의 신호 진행을 나타낸 것이다. 입력 신호(A) 및 필터링된 신호(A")는 도 5에 의해 이미 설명되었다. 또한 제 1 논리 회로 장치(S1)의 출력 신호(OUT1)의 진행은 도 6에 나타난다. 상기 출력 신호(OUT1)는 입력 신호(A)의 레벨 변동에 따른 레벨 변동을 갖는다. 입력 신호(A)에 비해, 출력 신호(OUT1)는 필터 장치(F) 및 상기 필터 장치의 지연 장치(V)에 의해, 지연 시간(tD)보다 더 짧은 신호 지연(tS1)을 갖는다. 도 6은 출력 신호(OUT1)의 진행을 나타낸다. 상기 출력 신호(OUT1)는 글리치에 의해 입력 신호(A)에 발생한 레벨 변동을 갖는다. 그러나, 글리치에 의해 발생한 레벨 변동은 디지털 회로의 출력(OUT1)시에는 나타나지 않는다. 왜냐하면, 이를 통해 하부에 접속된 회로 장치의 연산이 방해받기 때문이다. 도 6에서, 신호가 제 1 회로 장치(S1)의 출력(OUT1)시 진행 시간(tS1)만큼 지연되었음을 알 수 있다.

도 6은 디지털 회로의 신호 출력부에서 일어나는, 출력 신호(OUT1)의 신호 진행을 나타낸다. 본 발명에 따른, 필터링된 신호(A")를 통한 제 1 스위칭 소자(SW1)의 트리거링에 의해, 제 1 논리 회로 장치(S1)의 출력시 입력 신호(A)의 글리치에 의해 발생된 출력 신호(OUT1)의 신호 변동은 신호 출력부(OUT1')에 전달되지 않는다.

도 2에 도시된 것과는 다르게, 본 발명에 따른 디지털 회로는 단지 신호 입력부(IN)에 접속된 논리 회로 장치(S1, S2)중 하나 또는 둘 이상을 가질 수 있다. 회로의 연산에 오류가 발생하지 않기 위해, 필터 장치(F)의 지연 시간(tD)은 어떠한 경우에라도, 최고 값을 갖는 논리 회로 장치(S1, S2)의 지연 시간(tS1, tS2)보다 더 커야만 한다. 또한, 도 5 및 도 6에 나타나 있는 입력 신호(A)의 유효 신호가 갖는 폭(tW)은 가장 오래 지속되는 논리 회로 장치(S1, S2)의 신호 전파 시간(tS1, tS2)보다 더 커야만 한다.

도 6에서, 본 발명에 있어서 디지털 회로의 신호 출력부(OUT1')에서 발생하는 신호는 입력 신호(A)에 비해, 필터 장치(F)의 지연 시간(tD)만큼 지연된다는 것을 알 수 있다(스위칭 소자(SW1)의 전파 시간을 가산하였을 경우). 따라서, 본 발명에 따른 디지털 회로는 도 1에 표시된 회로보다 더 빠르며, 상기 회로에서 출력 신호(OUT1)는 입력 신호(A)에 비해 필터 장치(F)의 지연 시간(억제될 글리치의 최대 폭(tG)에 따른)과 논리 회로 장치(S1)의 신호 전파 시간의 총합만큼 지연된다. 본 발명에 있어서, 전체 지연 시간은 필터 장치(F)의 지연 시간(tD)과 동일하다. 상기 지연 시간(tD)은 이미 언급했듯이, 회로 장치(S1)의 전파 시간보다 약간 더 길어야만 한다.

본 발명은 예컨대 디지털 메모리, 특히 DRAM에서 존재하는 것과 같이, 비동기 디지털 장치의 재밍(jamming)에 대한 저항을 높이기에 적합하다. DRAM의 경우에 있어서, 본 발명은 경우에 따라 글리치에 관계된 외부 신호로부터 내부 출력 가능 신호, 기록 가능 신호, CAS(열 번지 스트로브) 또는 RAS(행번지 스트로브) 신호를 생성하기에 적합하다.

본 발명에 있어서, 회로 장치의 전체 지연 시간이 동일할 경우 필터 장치(F)의 지연 시간(tD)은 도 1에서 설명된 선행 기술에서보다 더 길게 선택될 수 있다. 따라서 본 발명에 있어서, 회로의 전체 지연 시간이 동일할 경우, 지금까지의 경우보다 더 큰 폭(tG)의 글리치가 억제될 수 있다.

본 발명은 도 1의 회로 장치에 비해 추가 장점을 갖는다. 즉, 도 1에 도시된 회로의 출력 신호(OUT1, OUT2)에서 발생하는 레벨 변동의 시점은, 단지 이에 상응하는 논리 회로 장치(S1, S2)를 통한 신호 전파 시간에 따른 것이다. 그러나, 본 발명에 있어서 신호 출력부(OUT1', OUT2')에서 발생하는 신호의 레벨 변동의 시점은, 전체 필터링된 신호(A")를 통한 스위칭 소자(SW1, SW2)의 트리거링에 의해 서로 동기화되기 때문에, 전체 장치의 시간 관계는 더 쉽게 예정될 수 있다.

Claims (4)

1. 신호 입력부(IN) 및 신호 출력부(OUT1')를 갖는 디지털 회로에 있어서,

   - 신호 입력부(IN)에 접속된 입력부, 그리고 스위칭 소자(SW1)를 통해 신호 출력부(OUT1')에 접속된 출력부(OUT1)를 갖는, 논리 연산을 전파하기 위한 논리 회로 장치(S1)를 포함하고,

   - 스위칭 소자는 그것이 도전되는 제 1 스위칭 상태 및 그것이 차단되는 제 2 스위칭 상태를 가지며, 제 1 스위칭 상태에서 신호 출력부의 신호가 논리 회로 장치의 출력부에서 발생하는 신호와 일치하고,

   - 논리 회로 장치(S1)의 입력부에 인가되는 입력 신호의 레벨 변동시, 출력부(OUT1)에서 출력 신호의 레벨 변동이 나타나고,

   - 신호 입력부에 접속된 입력부, 그리고 스위칭 소자(SW1)의 제어 입력부에 접속된 출력부를 갖는 필터 장치(F)를 가지며, 상기 필터 장치(F)가 입력부에 인가되는 디지털 신호(A)의 글리치를 억제하고, 상기 신호(A)가 스위칭 소자(SW1)의 스위칭 상태를 제어하기 위해 출력부에 글리치없이 출력되는 것을 특징으로 하는 디지털 회로.
2. 제 1항에 있어서,

   필터 장치(F)가

   - 필터 장치(F)에 접속된 제 1 입력부,

   - 지연 장치(V)를 통해 필터 장치(F)의 입력부에 접속된 제 2 입력부,

   - 그리고 필터 장치(F)의 출력부에 접속된 출력부를 갖는 논리 게이트를 포함하는 것을 특징으로 하는 디지털 회로.
3. 제 2항에 있어서,

   지연 장치(tD)에 의한 시간 지연(tD)이 논리 회로 장치(S1)의 입력부와 출력부(OUT1)간의 신호 전파 시간(tS1)보다 더 큰 것을 특징으로 하는 디지털 회로.
4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,

   스위칭 소자(SW1)가 논리 게이트 또는 트랜지스터인 것을 특징으로 하는 디지털 회로.