JPH0220175B2 - - Google Patents
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- Publication number
- JPH0220175B2 JPH0220175B2 JP23666483A JP23666483A JPH0220175B2 JP H0220175 B2 JPH0220175 B2 JP H0220175B2 JP 23666483 A JP23666483 A JP 23666483A JP 23666483 A JP23666483 A JP 23666483A JP H0220175 B2 JPH0220175 B2 JP H0220175B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- counter
- terminal
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 5
- 238000005259 measurement Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は信号の周期などをデイジタル的に測定
するのに用いることができるバイナリーカウンタ
に関するものである。
するのに用いることができるバイナリーカウンタ
に関するものである。
従来例の構成とその問題点
従来のこの種のバイナリーカウンタを第１図に
示す。これを説明すると、１，２，３，４，５，
６はそれぞれセツト機能を有するフリツプフロツ
プで各単位ステージを縦続接続してバイナリーカ
ウンタ１５（ここではバイナリーダウンカウン
タ）を構成している。７はバイナリーダウンカウ
ンタ１５の最下位ビツト（LSB）のフリツプフ
ロツプ１のクロツク端子CLに接続されたクロツ
ク信号入力端子、８はフリツプフロツプ１〜６の
それぞれのセツト端子Ｓに接続された共通のセツ
ト信号入力端子、９〜１４は各フリツプフロツプ
のデータ端子Ｄに接続されたプログラム端子で、
各ビツトのプログラム値が印加される。
示す。これを説明すると、１，２，３，４，５，
６はそれぞれセツト機能を有するフリツプフロツ
プで各単位ステージを縦続接続してバイナリーカ
ウンタ１５（ここではバイナリーダウンカウン
タ）を構成している。７はバイナリーダウンカウ
ンタ１５の最下位ビツト（LSB）のフリツプフ
ロツプ１のクロツク端子CLに接続されたクロツ
ク信号入力端子、８はフリツプフロツプ１〜６の
それぞれのセツト端子Ｓに接続された共通のセツ
ト信号入力端子、９〜１４は各フリツプフロツプ
のデータ端子Ｄに接続されたプログラム端子で、
各ビツトのプログラム値が印加される。
以上のように構成された従来のバイナリーカウ
ンタについて以下その動作を説明する。例えば、
カウンタ１５にプログラム値が２進数で最上位ビ
ツト（MSB）側から最下位ビツト（LSB）側に
向かつて〔000101〕であつたとすると、この値か
らダウンカウントが行なわれる。ダウンカウント
が行なわれ、カウンタ１５のカウント値がMSB
からLSB側に向かつて〔100000〕となつた後、
さらにクロツク信号入力端子７からクロツク信号
が入力されると、カウンタ１５のカウント値は
MSBからLSB側に向かつて〔011111〕となる。
すなわち、カウンタ１５のMSBのフリツプフロ
ツプ６の非反転出力は“０”から“１”、“１”か
ら“０”へと２回反転したことになる。従つて、
カウンタは同じカウント値を２回通過することに
なる。しかしながら、例えばカウンタを用いて測
定信号の周期を測定する場合、通常カウンタのカ
ウント値と測定信号の１周期とが１対１に対応し
ており、カウンタが２回以上同じカウント値にな
ることはない。従つて、カウンタのMSBのフリ
ツプフロツプはセツトされた値から１度反転すれ
ばさらに反転するようなことはない。
ンタについて以下その動作を説明する。例えば、
カウンタ１５にプログラム値が２進数で最上位ビ
ツト（MSB）側から最下位ビツト（LSB）側に
向かつて〔000101〕であつたとすると、この値か
らダウンカウントが行なわれる。ダウンカウント
が行なわれ、カウンタ１５のカウント値がMSB
からLSB側に向かつて〔100000〕となつた後、
さらにクロツク信号入力端子７からクロツク信号
が入力されると、カウンタ１５のカウント値は
MSBからLSB側に向かつて〔011111〕となる。
すなわち、カウンタ１５のMSBのフリツプフロ
ツプ６の非反転出力は“０”から“１”、“１”か
ら“０”へと２回反転したことになる。従つて、
カウンタは同じカウント値を２回通過することに
なる。しかしながら、例えばカウンタを用いて測
定信号の周期を測定する場合、通常カウンタのカ
ウント値と測定信号の１周期とが１対１に対応し
ており、カウンタが２回以上同じカウント値にな
ることはない。従つて、カウンタのMSBのフリ
ツプフロツプはセツトされた値から１度反転すれ
ばさらに反転するようなことはない。
以上のように、カウンタ１５のMSBのフリツ
プフロツプ６はカウンタ１５の他のフリツプフロ
ツプ１〜５のようにトリガ信号入力に対して必ず
出力信号が現在の出力状態の反転出力になるとい
う必要はなく、単にトリガ信号入力に対して、現
在の出力状態から一度だけ反転すればよい。従つ
て、カウンタ１５のMSBのフリツプフロツプ６
はカウンタ１５を構成している他のフリツプフロ
ツプ１〜５と同じ構成にする必要はなく、より簡
単な構成にすることが可能である。デイジタル集
積回路ではカウンタが多く用いられており、カウ
ンタの占めるチツプ面積は非常に大きなものとな
る。従つて、カウンタの構成をできるだけ簡単に
し、集積回路でのカウンタ部の占めるチツプ面積
を必要最小限にしなければならない。
プフロツプ６はカウンタ１５の他のフリツプフロ
ツプ１〜５のようにトリガ信号入力に対して必ず
出力信号が現在の出力状態の反転出力になるとい
う必要はなく、単にトリガ信号入力に対して、現
在の出力状態から一度だけ反転すればよい。従つ
て、カウンタ１５のMSBのフリツプフロツプ６
はカウンタ１５を構成している他のフリツプフロ
ツプ１〜５と同じ構成にする必要はなく、より簡
単な構成にすることが可能である。デイジタル集
積回路ではカウンタが多く用いられており、カウ
ンタの占めるチツプ面積は非常に大きなものとな
る。従つて、カウンタの構成をできるだけ簡単に
し、集積回路でのカウンタ部の占めるチツプ面積
を必要最小限にしなければならない。
発明の目的
本発明の目的はカウンタの最上位の単位ステー
ジの構成を簡単にすることにより、カウンタを構
成する素子数を削減するとともに、カウンタ部の
占めるチツプ面積を小さくすることができるバイ
ナリーカウンタを提供することである。
ジの構成を簡単にすることにより、カウンタを構
成する素子数を削減するとともに、カウンタ部の
占めるチツプ面積を小さくすることができるバイ
ナリーカウンタを提供することである。
発明の構成
本発明のバイナリーカウンタは、セツト、リセ
ツト機能を有するとともに、次段へのトリガ信号
を微分パルスで供給する手段を有する第１のフリ
ツプフロツプと、前記第１のフリツプフロツプの
次段へのトリガ信号端子を第１の一致ゲートの第
１の入力端子に接続し、第２の一致ゲートの出力
端子を前記第１の一致ゲートの第２の入力端子に
接続し、前記第２の一致ゲートの第１の入力端子
に前記第１の一致ゲートの出力端子を接続し、前
記第２の一致ゲートの第２の入力端子に前記第１
のフリツプフロツプのリセツト端子を接続し、前
記第１の一致ゲートと前記第２の一致ゲートによ
り第２のフリツプフロツプを構成し、前記第１の
フリツプフロツプと前記第２のフリツプフロツプ
をバイナリーカウンタの最上位側の２段のフリツ
プフロツプとなるようにバイナリーカウンタを構
成したものであり、これによりバイナリーカウン
タの最上位の単位ステージを簡単な構成にするこ
とができ、集積回路におけるバイナリーカウンタ
の占有面積を小さくさせるものである。
ツト機能を有するとともに、次段へのトリガ信号
を微分パルスで供給する手段を有する第１のフリ
ツプフロツプと、前記第１のフリツプフロツプの
次段へのトリガ信号端子を第１の一致ゲートの第
１の入力端子に接続し、第２の一致ゲートの出力
端子を前記第１の一致ゲートの第２の入力端子に
接続し、前記第２の一致ゲートの第１の入力端子
に前記第１の一致ゲートの出力端子を接続し、前
記第２の一致ゲートの第２の入力端子に前記第１
のフリツプフロツプのリセツト端子を接続し、前
記第１の一致ゲートと前記第２の一致ゲートによ
り第２のフリツプフロツプを構成し、前記第１の
フリツプフロツプと前記第２のフリツプフロツプ
をバイナリーカウンタの最上位側の２段のフリツ
プフロツプとなるようにバイナリーカウンタを構
成したものであり、これによりバイナリーカウン
タの最上位の単位ステージを簡単な構成にするこ
とができ、集積回路におけるバイナリーカウンタ
の占有面積を小さくさせるものである。
実施例の説明
以下、本発明の実施例について図面を参照しな
がら説明する。
がら説明する。
第２図は本発明の一実施例に係るバイナリーカ
ウンタである。第２図において、１００，２０
０，３００，４００，５００はセツト、リセツト
機能を有するとともに、次段へのトリガ信号を微
分パルスで供給する手段を有するフリツプフロツ
プであり、６００はNANDゲート６０１，６０
２とインバータ６０３，６０４からなり、
NANDゲート６０１，６０２はＲ−Ｓフリツプ
フロツプを構成し、セツト端子には前記フリツプ
フロツプ５００のトリガ信号出力端子が接続さ
れ、リセツト端子には前記フリツプフロツプ１０
０，２００，３００，４００，５００のリセツト
端子に共通に接続されているカウンタのリセツト
端子１６が接続されている。インバータ６０３，
６０４はフリツプフロツプ５００への帰還信号を
つくるためのものである。フリツプフロツプ１０
０，２００，３００，４００，５００，６００を
縦続接続して６ビツトのバイナリーカウンタ７０
０（ここではバイナリーダウンカウンタ）を構成
している。７はバイナリーカウンタ７００の最下
位ビツト（LSB）のフリツプフロツプ１００の
クロツク端子CLに接続されたクロツク信号入力
端子、１６はフリツプフロツプ１００，２００，
３００，４００，５００，６００のそれぞれのリ
セツト端子に接続された共通のリセツト信号入力
端子、１７〜２１はフリツプフロツプ１００，２
００，３００，４００，５００のセツト端子Ｓに
接続されたプログラム端子で、各ビツトのプログ
ラム値が印加される。
ウンタである。第２図において、１００，２０
０，３００，４００，５００はセツト、リセツト
機能を有するとともに、次段へのトリガ信号を微
分パルスで供給する手段を有するフリツプフロツ
プであり、６００はNANDゲート６０１，６０
２とインバータ６０３，６０４からなり、
NANDゲート６０１，６０２はＲ−Ｓフリツプ
フロツプを構成し、セツト端子には前記フリツプ
フロツプ５００のトリガ信号出力端子が接続さ
れ、リセツト端子には前記フリツプフロツプ１０
０，２００，３００，４００，５００のリセツト
端子に共通に接続されているカウンタのリセツト
端子１６が接続されている。インバータ６０３，
６０４はフリツプフロツプ５００への帰還信号を
つくるためのものである。フリツプフロツプ１０
０，２００，３００，４００，５００，６００を
縦続接続して６ビツトのバイナリーカウンタ７０
０（ここではバイナリーダウンカウンタ）を構成
している。７はバイナリーカウンタ７００の最下
位ビツト（LSB）のフリツプフロツプ１００の
クロツク端子CLに接続されたクロツク信号入力
端子、１６はフリツプフロツプ１００，２００，
３００，４００，５００，６００のそれぞれのリ
セツト端子に接続された共通のリセツト信号入力
端子、１７〜２１はフリツプフロツプ１００，２
００，３００，４００，５００のセツト端子Ｓに
接続されたプログラム端子で、各ビツトのプログ
ラム値が印加される。
第３図はフリツプフロツプ１００の一具体的構
成図であり、NANDゲート１０１〜１０６によ
つて１ビツト目の単位ステージが構成されてお
り、通常のＴフリツプフロツプの出力側に微分パ
ルス発生回路を付加したのと同じ機能を有してい
る。
成図であり、NANDゲート１０１〜１０６によ
つて１ビツト目の単位ステージが構成されてお
り、通常のＴフリツプフロツプの出力側に微分パ
ルス発生回路を付加したのと同じ機能を有してい
る。
第４図はフリツプフロツプ２００，３００，４
００，５００の一具体的構成図であり、NAND
ゲート２０１〜２０５とANDゲート２０６によ
つて単位ステージが構成されている。２０７はプ
ログラム端子、２０８は次段のフリツプフロツプ
にトリガ信号を供給するトリガ信号出力端子、２
０９は前段（LSB側）のフリツプフロツプから
のトリガ信号が入力されるトリガ信号入力端子、
２１０の前段はフリツプフロツプへ帰還信号を供
給する帰還信号出力端子、２１１は後段（MSB
側）のフリツプフロツプから供給される帰還信号
を入力する帰還信号入力端子である。詳しい動作
の説明は特開昭58−84539号公報に記載されてい
るのでここでは省略する。
００，５００の一具体的構成図であり、NAND
ゲート２０１〜２０５とANDゲート２０６によ
つて単位ステージが構成されている。２０７はプ
ログラム端子、２０８は次段のフリツプフロツプ
にトリガ信号を供給するトリガ信号出力端子、２
０９は前段（LSB側）のフリツプフロツプから
のトリガ信号が入力されるトリガ信号入力端子、
２１０の前段はフリツプフロツプへ帰還信号を供
給する帰還信号出力端子、２１１は後段（MSB
側）のフリツプフロツプから供給される帰還信号
を入力する帰還信号入力端子である。詳しい動作
の説明は特開昭58−84539号公報に記載されてい
るのでここでは省略する。
以上のように構成されたバイナリーカウンタに
ついて以下その動作を説明する。例えば、カウン
タ７００のプログラム値が２進数でMSB側から
LSB側に向かつて、〔000101〕であつたとする
と、この値からダウンカウントが行なわれ、カウ
ンタの出力値が〔000000〕になつた次のクロツク
入力で、フリツプフロツプ６００の非反転出力は
フリツプフロツプ５００からのトリガ信号で反転
し、“０”から“１”となる。従つてカウンタ７
００の値は〔111111〕となる。さらにクロツクが
入力されると、カウンタはダウンカウントを続け
る。カウンタ７００のカウント値が〔100000〕と
なつた後に、さらにクロツクが入力されるとカウ
ンタ７００のカウント値は〔111111〕となり、正
常に動作しない。しかしながら、例えばカウンタ
を用いて測定信号の周期を測定する場合、通常、
カウンタのカウント値と測定信号の１周期とが１
対１に対応しているので、カウンタ７００のカウ
ント値が〔100000〕を超えることはなく、カウン
ト値〔100000〕を超える前にクロツクを停止する
か、あるいはプログラム値をカウンタにセツトし
なおす。従つて、カウンタの最終段のフリツプフ
ロツプはプログラム値の状態より１回転するだけ
であるので、NANDゲート６０１，６０２で構
成されるＲ−Ｓフリツプフロツプにしても周期を
測定するようなカウント動作を行なわせる上で何
らさしつかえない。なお、上述の実施例ではフリ
ツプフロツプ５００の構成を第４図の回路構成と
したので、フリツプフロツプ６００に帰還信号を
作るためにインバータ６０３，６０４が含まれて
いるが、帰還信号が必要でないフリツプフロツプ
をフリツプフロツプ５００に用いれば、単に
NANDゲート６０１，６０２だけで良い。また、
段間遅延を他のフリツプフロツプと同じにするた
め、フリツプフロツプ５００からのトリガ信号を
遅延させてフリツプフロツプ６００に入力しても
良い。さらに前述の本発明の実施例ではフリツプ
フロツプ６００のＲ−Ｓフリツプフロツプを構成
するのに一致ゲートとしてNANDゲートを用い
たが、論理を変換すれば例えばNORゲートなど
の他の一致ゲートを用いてフリツプフロツプを構
成することもできる。
ついて以下その動作を説明する。例えば、カウン
タ７００のプログラム値が２進数でMSB側から
LSB側に向かつて、〔000101〕であつたとする
と、この値からダウンカウントが行なわれ、カウ
ンタの出力値が〔000000〕になつた次のクロツク
入力で、フリツプフロツプ６００の非反転出力は
フリツプフロツプ５００からのトリガ信号で反転
し、“０”から“１”となる。従つてカウンタ７
００の値は〔111111〕となる。さらにクロツクが
入力されると、カウンタはダウンカウントを続け
る。カウンタ７００のカウント値が〔100000〕と
なつた後に、さらにクロツクが入力されるとカウ
ンタ７００のカウント値は〔111111〕となり、正
常に動作しない。しかしながら、例えばカウンタ
を用いて測定信号の周期を測定する場合、通常、
カウンタのカウント値と測定信号の１周期とが１
対１に対応しているので、カウンタ７００のカウ
ント値が〔100000〕を超えることはなく、カウン
ト値〔100000〕を超える前にクロツクを停止する
か、あるいはプログラム値をカウンタにセツトし
なおす。従つて、カウンタの最終段のフリツプフ
ロツプはプログラム値の状態より１回転するだけ
であるので、NANDゲート６０１，６０２で構
成されるＲ−Ｓフリツプフロツプにしても周期を
測定するようなカウント動作を行なわせる上で何
らさしつかえない。なお、上述の実施例ではフリ
ツプフロツプ５００の構成を第４図の回路構成と
したので、フリツプフロツプ６００に帰還信号を
作るためにインバータ６０３，６０４が含まれて
いるが、帰還信号が必要でないフリツプフロツプ
をフリツプフロツプ５００に用いれば、単に
NANDゲート６０１，６０２だけで良い。また、
段間遅延を他のフリツプフロツプと同じにするた
め、フリツプフロツプ５００からのトリガ信号を
遅延させてフリツプフロツプ６００に入力しても
良い。さらに前述の本発明の実施例ではフリツプ
フロツプ６００のＲ−Ｓフリツプフロツプを構成
するのに一致ゲートとしてNANDゲートを用い
たが、論理を変換すれば例えばNORゲートなど
の他の一致ゲートを用いてフリツプフロツプを構
成することもできる。
発明の効果
以上の説明から明らかなように、本発明は、セ
ツト、リセツト機能を有するとともに、次段への
トリガ信号を微分パルスで供給する手段を有する
第１のフリツプフロツプと、前記第１のフリツプ
フロツプの次段へのトリガ信号端子を第１の一致
ゲートの第１の入力端子に接続し、第２の一致ゲ
ートの出力端子を前記第１の一致ゲートの第２の
入力端子に接続し、前記第２の一致ゲートの第１
の入力端子に前記第１の一致ゲートの出力端子を
接続し、前記第２の一致ゲートの第２の入力端子
に前記第１のフリツプフロツプのリセツト端子を
接続し、前記第１の一致ゲートと前記第２の一致
ゲートにより第２のフリツプフロツプを構成し、
前記第１のフリツプフロツプと前記第２のフリツ
プフロツプをバイナリーカウンタの最上位側の２
段のフリツプフロツプとなるようにバイナリーカ
ウンタを構成しているので、バイナリーカウンタ
の最上位の単位ステージを簡単な構成にでき素子
数を削減できるという優れた効果が得られる。そ
の結果、集積回路のチツプ面積を小さくするとい
う効果が得られる。
ツト、リセツト機能を有するとともに、次段への
トリガ信号を微分パルスで供給する手段を有する
第１のフリツプフロツプと、前記第１のフリツプ
フロツプの次段へのトリガ信号端子を第１の一致
ゲートの第１の入力端子に接続し、第２の一致ゲ
ートの出力端子を前記第１の一致ゲートの第２の
入力端子に接続し、前記第２の一致ゲートの第１
の入力端子に前記第１の一致ゲートの出力端子を
接続し、前記第２の一致ゲートの第２の入力端子
に前記第１のフリツプフロツプのリセツト端子を
接続し、前記第１の一致ゲートと前記第２の一致
ゲートにより第２のフリツプフロツプを構成し、
前記第１のフリツプフロツプと前記第２のフリツ
プフロツプをバイナリーカウンタの最上位側の２
段のフリツプフロツプとなるようにバイナリーカ
ウンタを構成しているので、バイナリーカウンタ
の最上位の単位ステージを簡単な構成にでき素子
数を削減できるという優れた効果が得られる。そ
の結果、集積回路のチツプ面積を小さくするとい
う効果が得られる。
第１図は従来のバイナリーカウンタのブロツク
構成図、第２図は本発明の一実施例に係るバイナ
リーカウンタのブロツク構成図、第３図および第
４図はフリツプフロツプの具体的構成例を示す回
路図である。 １００，２００，３００，４００，５００，６
００……フリツプフロツプ、７００……バイナリ
ーカウンタ。
構成図、第２図は本発明の一実施例に係るバイナ
リーカウンタのブロツク構成図、第３図および第
４図はフリツプフロツプの具体的構成例を示す回
路図である。 １００，２００，３００，４００，５００，６
００……フリツプフロツプ、７００……バイナリ
ーカウンタ。
Claims (1)
- １ セツト、リセツト機能を有するとともに、次
段へのトリガ信号を微分パルスで供給する手段を
有する第１のフリツプフロツプと、前記第１のフ
リツプフロツプの次段へのトリガ信号端子を第１
の一致ゲートの第１の入力端子に接続し、第２の
一致ゲートの出力端子を前記第１の一致ゲートの
第２の入力端子に接続し、前記第２の一致ゲート
の第１の入力端子に前記第１の一致ゲートの出力
端子を接続し、前記第２の一致ゲートの第２の入
力端子に前記第１のフリツプフロツプのリセツト
端子を接続し、前記第１の一致ゲートと前記第２
の一致ゲートにより第２のフリツプフロツプを構
成し、前記第１のフリツプフロツプと前記第２の
フリツプフロツプをバイナリーカウンタの最上位
側の２段のフリツプフロツプとしたことを特徴と
するバイナリーカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23666483A JPS60127819A (ja) | 1983-12-15 | 1983-12-15 | バイナリ−カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23666483A JPS60127819A (ja) | 1983-12-15 | 1983-12-15 | バイナリ−カウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60127819A JPS60127819A (ja) | 1985-07-08 |
| JPH0220175B2 true JPH0220175B2 (ja) | 1990-05-08 |
Family
ID=17003955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23666483A Granted JPS60127819A (ja) | 1983-12-15 | 1983-12-15 | バイナリ−カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60127819A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2513179B2 (ja) * | 1985-12-25 | 1996-07-03 | 日本電気株式会社 | カウンタ付直列−並列変換回路 |
-
1983
- 1983-12-15 JP JP23666483A patent/JPS60127819A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60127819A (ja) | 1985-07-08 |
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